导读:本文包含了逐次逼近型模数转换器论文开题报告文献综述及选题提纲参考文献，主要关键词:A,D转换器,逐次逼近型ADC,阻容混合型DAC,温度码
逐次逼近型模数转换器论文文献综述
车来晟,唐鹤,高昂,牛胜普[1]（2019）在《一款10位逐次逼近型模数转换器设计》一文中研究指出基于0.18μm CMOS工艺设计一款10位逐次逼近型模数转换器(SAR ADC),采用了阻容混合型的数模转换器(DAC)以实现面积与性能上的折衷,高位采用温度码设计以提高DAC的线性度。采用了失调电压较小的静态比较器结构,通过在DAC和比较器之间加入了高增益的前置放大器来消除比较器失调电压对ADC性能所带来的影响。仿真结果表明:在电源电压为2.8 V、采样速率为116 k S/s、输入信号频率约为57 k Hz、满摆幅为0.8 V的情况下,ADC有效位数(ENOB)达9.99位,信噪失真比(SNDR)为61.9 d B,无杂散动态范围(SFDR)为75.57 d B,总功耗约为1 m W,面积为0.069 mm~2。(本文来源于《电子与封装》期刊2019年07期）
沈易[2]（2019）在《新型混合结构逐次逼近型CMOS模数转换器关键技术研究》一文中研究指出模数转换器(ADC)作为模拟系统和数字系统的接口器件,是电子系统的重要组成部分之一。随着集成电路技术的高速发展,ADC的应用领域不断拓宽,尤其在无线通讯与智能传感器领域,对ADC的性能要求不断提高。目前,ADC主要呈现低功耗高效化及多标准应用一体化的发展趋势。新型混合结构逐次逼近型模数转换器(SAR ADC)由于功耗低,结构简单和工艺适配性好等优势,已经成为新的研究热点。本文将基于应用市场的多样化需求与节能环保的主流发展趋势,研究低功耗中高速中高精度新型混合结构SAR ADC的系统架构和设计方法。SAR ADC是所有新型混合结构SAR ADC的设计基础。本文研究了SAR ADC核心电路的基本原理和设计方法,主要包括:多种实用DAC开关时序、采样开关、比较器、异步时钟产生电路以及SAR控制逻辑电路。同时,为了满足中高精度需求,本文提出了一种高采样精度的栅压自举开关,通过采用衬底偏置效应消除技术,减小了电荷注入差分误差并提高了采样开关导通电阻的线性度。逐次逼近流水线混合型(Pipelined SAR)ADC是一种结合Pipeline ADC和SAR ADC的新型混合结构SAR ADC,在速度、功耗和面积上有非常好的折中,是低功耗中高速中高精度ADC的最新研究方向。本文主要研究了两级Pipelined SAR ADC的基本原理和设计方法,从线性度、功耗、速度和面积方面,对两级Pipelined SAR ADC进行了系统级的建模和分析。然后,本文研究了基于运算放大器的两级Pipelined SAR ADC的设计方法。在此基础上,提出了一种基于过零检测器的两级Pipelined SAR ADC,通过采用过零检测器和电流源代替运算放大器的方式,极大地降低了余量放大器的功耗和设计难度。基于SMIC 180nm CMOS工艺,本文设计并实现了一款10位50MS/s基于运算放大器的两级Pipelined SAR ADC和一款12位50MS/s基于过零检测器的两级Pipelined SAR ADC。其中,基于运算放大器的两级Pipelined SAR ADC的有效位数为9.02位,功耗为5mW,FoM值为192 fJ/conv.-step。基于过零检测器的两级Pipelined SAR ADC的有效位数为10.76位,功耗为5mW,FoM值为57.7 fJ/conv.-step。测试结果表明,基于过零检测器的两级Pipelined SAR ADC性能明显优于基于运算放大器的两级Pipelined SAR ADC,在不增加功耗的情况下,提高了两位量化精度,满足当下应用市场低功耗的需求。可重构SAR ADC是一种可以根据系统要求重构成不同量化精度和信号带宽的新型混合结构SAR ADC,用于多频多模系统提升功耗和面积的利用率。本文提出了一种电容拆分复用及通道时域交织一体化技术,实现了量化精度和有效信号带宽的同步重构。同时,本文提出了一种新型两步式开关时序,该开关时序能有效降低可重构SAR ADC的功耗和面积。最后,本文提出了一种多通道时域交织数字后台校准技术,该技术适用于所有多通道时域交织ADC的通道失配校准,为高速多通道时域交织ADC提供了误差校准方法。该技术解决了电容拆分复用及通道时域交织一体化技术引入的通道失配误差。基于SMIC 180nm CMOS工艺,本文设计并实现了一款10-12位80-20MS/s精度带宽同步可重构SAR ADC。测试结果显示,在10位80MS/s模式下,DNL和INL的峰峰值分别为-0.21/+0.29LSB和-0.46/+0.41LSB。输入信号频率为31.3MHz时,有效位数为9.13位,功耗为2.61mW,FoM值为74.4fJ/conv.-step。在11位40MS/s模式下,DNL和INL的峰峰值分别为-0.31/+0.47LSB和-0.71/+0.65LSB。输入信号频率为15.6MHz时,有效位数为9.87位,功耗为2.05mW,FoM值为70.2fJ/conv.-step。在12位20MS/s模式下,DNL和INL的峰峰值分别为-0.51/+0.45LSB和-1.01/+0.98LSB。输入信号频率为7.8MHz时,有效位数为10.44位,功耗为1.77mW,FoM值为63.7fJ/conv.-step。(本文来源于《西安电子科技大学》期刊2019-06-01）
赵喆,栾昌海,刘寅[3]（2019）在《一种非二进制高速逐次逼近型模数转换器》一文中研究指出本文采用Global Foundry22nm工艺,设计了一款12位125MHz非二进制高速逐次逼近型模数转换器。为了提高模数转换器的转换速度,在设计中采用了非二进制电容阵列,减小高位电容降低电容DAC对建立时间和建立精度的要求;同时采用了0. 26f单位电容,以进一步提高采样速度,降低功耗;为了修正单位电容的匹配偏差,采用了一种前台校准算法。经过流片验证,校准算法能够实现电容校准,最终测试达到的有效位数为9. 8位,功耗为2. 4mW,面积仅为0. 04mm~2。(本文来源于《中国集成电路》期刊2019年05期）
赵亮[4]（2019）在《基于快闪和逐次逼近架构的混合型模数转换器研究》一文中研究指出模拟数字转换器(ADC)是整个信息化时代最重要的核心芯片之一,它可以将自然界中广泛存在的模拟信号量,转换为可以被电子电路系统识别的数字信号量,它是数字与模拟世界之间沟通的桥梁。随着人们对高效高速通讯的追求,作为通讯系统接口的ADC也应当具有更小的体积、更低的功耗和更高的性能。但由于半导体工艺进步以及进步带来的各种限制,传统的ADC架构已经难以满足现有的应用需求,于是人们提出了混合架构的ADC。现如今,各种混合架构大放异彩,相比传统架构各有优势。本文使用了一种基于逐次逼近(SAR)和快闪(Flash)架构的ADC,该架构通过使用两个电容式数模转换器(DAC)阵列以及叁个比较器,可以以较小的功耗和面积代价使得转换速率提升近一倍。两个电容阵列分别为SIG-DAC,负责采样输入信号以及生成残差电压,和REF-DAC,负责产生参考电压。为了保证系统对多个比较器的失调以及DAC失配具有鲁棒性,各级电容设计使用了非二进制权重,从而让系统拥有冗余设计。本文提出对该种混合架构的两个电容阵列使用单调切换技术,可以显着降低系统功耗,使得ADC在功耗上具有一定优势。同时为了提高转换速度,本文使用了异步时序控制逻辑。并对关键路径上的数字逻辑,例如对移位寄存器和数据寄存器,进行了优化,提高了时间利用率并降低了功耗。本文设计的混合架构ADC使用了格罗方德130nm SOI工艺流片,芯片核心面积为245μm× 300μm。仿真结果表明,在1.2V电源电压,100MHz采样率下,信噪失真比峰值可达50.82dB,无杂散动态范围峰值为53.32dB。芯片核心功耗为0.732mW,FoM为25.7fJ/conv.-s。(本文来源于《中国科学技术大学》期刊2019-05-01）
赵喆,栾昌海,刘寅[5]（2019）在《高速逐次逼近型模数转换器的研究与设计》一文中研究指出本文采用HLMC 55nm工艺,设计了一款高速逐次逼近型模数转换器。为了提高模数转换器的转换速度,在设计中采用了特殊的电容阵列布局方式,减小高位电容降低电容DAC对建立时间和建立精度的要求;采用快复位式比较器减小比较器的比较延迟;采用编程可控的环路延迟,控制环路建立的精度和速度。在80MHz输入采样时钟的频率下,测试得到的有效位数超过8.2bit。(本文来源于《中国集成电路》期刊2019年04期）
夏华松[6]（2019）在《低压低功耗2b/cycle逐次逼近型模数转换器设计》一文中研究指出随着生物医疗系统和可穿戴设备的发展,对生物电信号的获取变得非常重要。这些系统通常用电池供电,因此需要低功耗设计。模数转换器(ADC)是这些低功耗系统中能实现模数信号转换的关键接口,要求其有中高精度和低功耗的性能。在各种ADC结构中,逐次逼近型模数转换器(SAR ADC)在速度、精度和功耗之间有良好的折中,非常适合中高精度、低功耗场合的应用。本文基于0.13μm CMOS工艺,设计了一款工作在0.5V电源电压下,分辨率10位,采样速率1MS/s的低功耗SAR ADC。本文设计的SAR ADC有两个通道,信号通道(CHs)和时间通道(CHt),每个量化周期输出两比特数据(2b/cycle)。CHs用于对输入信号的采样和实现逐次逼近逻辑,CHt用于对参考电压的采样,产生每个比较周期需要的参考电压进而得到参考时间。本设计利用CHs中的比较器在比较不同大小信号时的延时差包含的1比特信息来实现电压域量化的同时得到时域量化结果,通过增加的CHt,实现2b/cycle。采用电容分裂式DAC阵列,与传统的下极板采样相比,电容数目减少一半,同时保证了DAC电容切换的单调性,减小了芯片面积和DAC动态功耗。为了提高采样的线性度,采样开关采用栅压自举结构。比较器采用前置运放加锁存器的两级结构,减小了锁存器噪声和失调电压对比较器分辨率的影响。为了降低数字电路的功耗,采取了一系列措施。采用0.5V低压电源供电;优化数字电路逻辑结构,使其电平翻转次数最少;为了减小晶体管的漏电,数字逻辑门电路采用堆栈结构。结合2b/cycle SAR ADC的DAC切换特点,优化了DAC开关切换逻辑,减小了DAC电容开关切换次数。本文设计的SAR ADC采用0.13μm CMOS工艺进行流片,芯片整体面积为1.15mm~2,核心电路面积只有0.21mm~2。基于Hspice后仿结果表明,在1MS/s的采样频率和0.5V电源电压下,SAR ADC的无杂散动态范围(SFDR)为77.88 dB,信号噪声失真比(SNDR)为60.77 dB,有效位数(ENOB)为9.80 bits,功耗为9.61μW,FoM值为10.78fJ/Conversion-step。(本文来源于《电子科技大学》期刊2019-04-01）
胡云峰,易子川,水玲玲,何志红,陈李胜[7]（2018）在《一种低复杂度逐次逼近型模数转换器设计与仿真》一文中研究指出为了降低模数转换器(ADC)复杂度和功耗,基于低复杂度电容阵列数模转换器(DAC)参考电平切换方案,设计了一种低复杂度逐次逼近型模数转换器(SAR ADC).电容阵列DAC中电容采用双参考电平结构,降低电路的复杂度;比较器采用低复杂度两级动态结构,降低功耗;移位寄存器采用低复杂度动态锁存电路结构,降低功耗和减少误码;电容驱动电路采用低复杂度互补金属氧化物半导体(CMOS)反相器结构,减少晶体管数量. SAR ADC电路的仿真结果显示:在电压为1.0 V和采样频率为100 k Hz时,SAR ADC功耗为0.45μW,有效位(ENOB)为9.99 bit,其单步转换功耗为4.4 f J.该SAR ADC指标满足低功耗的要求,适用于便携式、植入式、穿戴式和无线传感器节点等低功耗电子终端.(本文来源于《华南师范大学学报(自然科学版)》期刊2018年06期）
过伟[8]（2018）在《高效CMOS逐次逼近型模数转换器关键技术研究》一文中研究指出随着集成电路技术的快速发展,人们对新兴限制能源预算电子设备的需求迅速增加,如无线传感器网络、能量获取系统和电池供电移动设备。随着工艺特征尺寸的不断减小以及低压低功耗技术的持续发展,传统的模数转换器已经无法满足上述的应用需求。特别是当ADC作为模拟前端电路的必要模块时,对其功耗和频率提出了更高的要求。相对于过采样模数转换器(Delta-Sigma ADC)或流水线模数转换器(Pipeline ADC)来说,逐次逼近模数转换器(SAR ADC)在功耗和面积上有着卓越的表现。但由于速度、精度、面积和功耗等参数在很大程度上往往受制于所采用的工艺,因此SAR ADC很难在上述参数中做出良好的折中。针对该问题,一种有效结合Pipeline ADC和SAR ADC的流水线逐次逼近模数转换器(Pipelined SAR ADC)被提出,从而在速度、精度和功耗上做到了很好的折中。本文首先简单介绍了SAR ADC的基本工作原理,详细阐述了电容阵列的开关时序及电容失配效应对电路的影响,然后分析了适合低速低功耗应用的关键电路。在此基础上介绍了中高速低功耗Pipelined SAR ADC系统结构、工作原理及其关键电路模块,讨论了包括电容失配、比较器输入失调等非理想因素的影响。本文基于理论分析结果,详细研究了几种超低功耗的电容开关时序,采用SMIC 0.18μm CMOS工艺,设计了两种不同采样速率的超低功耗模数转换器。1、提出了一种低速超低功耗SAR ADC,工作电压低至0.3V,设计精度为8bit,采样频率为10kS/s。该款ADC采用一种超低功耗、改进型Sub-merging电容阵列结构,与传统开关时序结构相比,使电容减小了75%,功耗降低了98.4%。同时,分析了非理想因素对ADC的影响,以及低压自举开关、低压两级动态比较器、低漏电的SAR控制逻辑等关键电路模块。测试结果表明,在0.3V电源电压以及奈奎斯特输入的情况下,该SAR ADC的有效位数达到7.21bit,优良指数为8.9 fJ/conversion-step。芯片核有效面积0.084 mm~2,功率仅为13.17nW。2、提出了一种中高速低功耗Pipelined SAR ADC。工作电压为1.8V,设计精度为12bit,采样频率为50MS/s。该款ADC采用了6+7的两级架构模式,以及辅助型SAR MADC结构。论文详细分析了具体电路结构及工作原理,包括运放的选择、Sub ADC中比较器的设计、电容阵列开关时序、自举开关等。该Pipelined SAR ADC通过与辅助型SAR MDAC的有机结合,实现了一种新型的高速、高精度、低功耗ADC设计方法。测试结果表明:在电压摆幅为1.8V,采样速率为50MS/s的情况下,信号噪声谐波失真比(SNDR)为67.01dB,无杂散动态范围(SFDR)为77.13dB,微分非线性(DNL)为0.536/-0.676LSB,积分非线性(INL)为0.959/-1.025LSB。该款ADC的核有效面积约为0.315 mm~2,且仅消耗10.08mW功率。(本文来源于《西安电子科技大学》期刊2018-09-01）
丁召明,周雄,李强[9]（2018）在《低功耗逐次逼近寄存器模数转换器综述》一文中研究指出总结了低功耗逐次逼近寄存器模数转换器代表性技术及解决方案的最新研究进展。这些模数转换器采用的结构包括有采样开关信号泵升结构、电容阵列翻转结构、低功耗比较器结构等。从逐次逼近寄存器模数转换器各模块设计的角度,介绍了各种改进的新技术。介绍了预量化技术和旁路窗技术。这两种技术通过优化电路结构和增加辅助电路,实现模数转换器的低功耗。该综述为设计者了解新的低功耗逐次逼近型模数转换器研究提供了有益参考。(本文来源于《微电子学》期刊2018年03期）
杨姝[10]（2018）在《14位逐次逼近式模数转换器设计》一文中研究指出当今社会,数字信号处理技术正处于快速发展阶段,模数转换器(Analog to Digital Converters,ADC)作为数字信号与模拟二者之间的“桥梁”,也得到了更多的关注与应用。其中,逐次逼近式模数转换器(Successive Approximation Register ADC,SAR ADC)以其突出的能源效率而闻名,随着CMOS工艺技术的逐渐进步,工艺尺寸逐步地缩小,SAR ADC在速度与功耗方面的优势更为显着。SAR ADC已经广泛应用于传感器网络、生物医学定制集成电路、视频和许多生活中常见领域。本篇论文详细地介绍了所设计的SAR ADC的整体架构,并讨论了各个电路模块的设计方法。本论文设计了一款精度为14bit,采样速率为5MSPS的基于电荷重分配原理的分段式SAR ADC。由于SAR ADC的总体电容与ADC分辨率呈指数关系,因此对于更高精度的SAR ADC,电容占用的芯片面积将显着增加,电容加大电路速度降低。因此,对于高精度模数转换器,通常采用较大的采样电容,占用较大的芯片面积致使芯片成本增加。对于高精度SAR ADC的设计,单位电容失配及动态比较器噪声等因素都将对SAR ADC的性能造成显着的影响。因此在本论文所述的设计中SAR ADC采用了基于电荷重分配原理的分段式电容阵列架构,相比于传统二进制电容阵列的SAR ADC而言,分段式电容阵列架构所需的电容总容值更小,同时为对单位电容失配、DAC电压的不完全建立及因比较器噪声导致的错误比较等因素引起的ADC性能下降,在分段式电容阵列中引入了冗余电容设计。本设计采用的是0.18μm 1P4M CMOS工艺,整体芯片面积为500μm×500μm。在1.8V电源电压下,ADC整体功耗为1.19mW。对SAR ADC的整体版图提取了寄生参数,当采样时钟信号频率为5 MSPS,输入信号频率为2.43652 MHz时,整体电路的仿真结果为:有效位数(Effective Number Of Bits,ENOB)为13.65bit,信噪失真比(Signalto-Noise and Distortion Ratio,SNDR)为84.0dB,无杂散动态范围(Spurious Free Dynamic Range,SFDR)为88.2d B。(本文来源于《吉林大学》期刊2018-06-01）
逐次逼近型模数转换器论文开题报告
（1）论文研究背景及目的
此处内容要求：
首先简单简介论文所研究问题的基本概念和背景，再而简单明了地指出论文所要研究解决的具体问题，并提出你的论文准备的观点或解决方法。
写法范例：
模数转换器(ADC)作为模拟系统和数字系统的接口器件,是电子系统的重要组成部分之一。随着集成电路技术的高速发展,ADC的应用领域不断拓宽,尤其在无线通讯与智能传感器领域,对ADC的性能要求不断提高。目前,ADC主要呈现低功耗高效化及多标准应用一体化的发展趋势。新型混合结构逐次逼近型模数转换器(SAR ADC)由于功耗低,结构简单和工艺适配性好等优势,已经成为新的研究热点。本文将基于应用市场的多样化需求与节能环保的主流发展趋势,研究低功耗中高速中高精度新型混合结构SAR ADC的系统架构和设计方法。SAR ADC是所有新型混合结构SAR ADC的设计基础。本文研究了SAR ADC核心电路的基本原理和设计方法,主要包括:多种实用DAC开关时序、采样开关、比较器、异步时钟产生电路以及SAR控制逻辑电路。同时,为了满足中高精度需求,本文提出了一种高采样精度的栅压自举开关,通过采用衬底偏置效应消除技术,减小了电荷注入差分误差并提高了采样开关导通电阻的线性度。逐次逼近流水线混合型(Pipelined SAR)ADC是一种结合Pipeline ADC和SAR ADC的新型混合结构SAR ADC,在速度、功耗和面积上有非常好的折中,是低功耗中高速中高精度ADC的最新研究方向。本文主要研究了两级Pipelined SAR ADC的基本原理和设计方法,从线性度、功耗、速度和面积方面,对两级Pipelined SAR ADC进行了系统级的建模和分析。然后,本文研究了基于运算放大器的两级Pipelined SAR ADC的设计方法。在此基础上,提出了一种基于过零检测器的两级Pipelined SAR ADC,通过采用过零检测器和电流源代替运算放大器的方式,极大地降低了余量放大器的功耗和设计难度。基于SMIC 180nm CMOS工艺,本文设计并实现了一款10位50MS/s基于运算放大器的两级Pipelined SAR ADC和一款12位50MS/s基于过零检测器的两级Pipelined SAR ADC。其中,基于运算放大器的两级Pipelined SAR ADC的有效位数为9.02位,功耗为5mW,FoM值为192 fJ/conv.-step。基于过零检测器的两级Pipelined SAR ADC的有效位数为10.76位,功耗为5mW,FoM值为57.7 fJ/conv.-step。测试结果表明,基于过零检测器的两级Pipelined SAR ADC性能明显优于基于运算放大器的两级Pipelined SAR ADC,在不增加功耗的情况下,提高了两位量化精度,满足当下应用市场低功耗的需求。可重构SAR ADC是一种可以根据系统要求重构成不同量化精度和信号带宽的新型混合结构SAR ADC,用于多频多模系统提升功耗和面积的利用率。本文提出了一种电容拆分复用及通道时域交织一体化技术,实现了量化精度和有效信号带宽的同步重构。同时,本文提出了一种新型两步式开关时序,该开关时序能有效降低可重构SAR ADC的功耗和面积。最后,本文提出了一种多通道时域交织数字后台校准技术,该技术适用于所有多通道时域交织ADC的通道失配校准,为高速多通道时域交织ADC提供了误差校准方法。该技术解决了电容拆分复用及通道时域交织一体化技术引入的通道失配误差。基于SMIC 180nm CMOS工艺,本文设计并实现了一款10-12位80-20MS/s精度带宽同步可重构SAR ADC。测试结果显示,在10位80MS/s模式下,DNL和INL的峰峰值分别为-0.21/+0.29LSB和-0.46/+0.41LSB。输入信号频率为31.3MHz时,有效位数为9.13位,功耗为2.61mW,FoM值为74.4fJ/conv.-step。在11位40MS/s模式下,DNL和INL的峰峰值分别为-0.31/+0.47LSB和-0.71/+0.65LSB。输入信号频率为15.6MHz时,有效位数为9.87位,功耗为2.05mW,FoM值为70.2fJ/conv.-step。在12位20MS/s模式下,DNL和INL的峰峰值分别为-0.51/+0.45LSB和-1.01/+0.98LSB。输入信号频率为7.8MHz时,有效位数为10.44位,功耗为1.77mW,FoM值为63.7fJ/conv.-step。
（2）本文研究方法
调查法：该方法是有目的、有系统的搜集有关研究对象的具体信息。
观察法：用自己的感官和辅助工具直接观察研究对象从而得到有关信息。
实验法：通过主支变革、控制研究对象来发现与确认事物间的因果关系。
文献研究法：通过调查文献来获得资料，从而全面的、正确的了解掌握研究方法。
实证研究法：依据现有的科学理论和实践的需要提出设计。
定性分析法：对研究对象进行“质”的方面的研究，这个方法需要计算的数据较少。
定量分析法：通过具体的数字，使人们对研究对象的认识进一步精确化。
跨学科研究法：运用多学科的理论、方法和成果从整体上对某一课题进行研究。
功能分析法：这是社会科学用来分析社会现象的一种方法，从某一功能出发研究多个方面的影响。
模拟法：通过创设一个与原型相似的模型来间接研究原型某种特性的一种形容方法。
逐次逼近型模数转换器论文参考文献
[1].车来晟,唐鹤,高昂,牛胜普.一款10位逐次逼近型模数转换器设计[J].电子与封装.2019
[2].沈易.新型混合结构逐次逼近型CMOS模数转换器关键技术研究[D].西安电子科技大学.2019
[3].赵喆,栾昌海,刘寅.一种非二进制高速逐次逼近型模数转换器[J].中国集成电路.2019
[4].赵亮.基于快闪和逐次逼近架构的混合型模数转换器研究[D].中国科学技术大学.2019
[5].赵喆,栾昌海,刘寅.高速逐次逼近型模数转换器的研究与设计[J].中国集成电路.2019
[6].夏华松.低压低功耗2b/cycle逐次逼近型模数转换器设计[D].电子科技大学.2019
[7].胡云峰,易子川,水玲玲,何志红,陈李胜.一种低复杂度逐次逼近型模数转换器设计与仿真[J].华南师范大学学报(自然科学版).2018
[8].过伟.高效CMOS逐次逼近型模数转换器关键技术研究[D].西安电子科技大学.2018
[9].丁召明,周雄,李强.低功耗逐次逼近寄存器模数转换器综述[J].微电子学.2018
[10].杨姝.14位逐次逼近式模数转换器设计[D].吉林大学.2018