导读:本文包含了乘累加单元论文开题报告文献综述及选题提纲参考文献，主要关键词:浮点运算单元,乘累加,向量点乘,双精度
乘累加单元论文文献综述
沈俊,沈海斌,虞玉龙[1]（2013）在《一种低延迟高吞吐率的浮点整型乘累加单元》一文中研究指出针对目前浮点运算单元在处理向量点乘运算时存在数据相关性的问题,提出一种低延迟单周期的累加单元结构。该结构用于7级流水的可配置乘累加单元,可兼容双精度浮点、双单精度浮点以及32位有符号数,且能对后置模块进行操作数隔离与门控时钟的低功耗处理。在Viterx-4平台上实验结果表明,该结构具有高性能、低延迟、单周期完成数据吞吐等特点,与使用Xilinx浮点IP的设计面积相比,时间积减少30%以上。(本文来源于《计算机工程》期刊2013年06期）
杨隽,周诠,张敏瑞[2]（2009）在《BP神经网络图像压缩算法乘累加单元的FPGA设计》一文中研究指出提出一种基于叁层前馈BP神经网络实现图像压缩算法的方案,该方案采用可重载IP核和VHDL代码相结合的设计方式。对方案中重要单元-乘累加单元进行了FPGA设计,该模块设计采用流水线处理方式,增大了数据吞吐量,减小了系统延时,提高了时钟频率,并完成了该单元的行为级功能仿真。仿真结果验证了FPGA设计的可行性。(本文来源于《现代电子技术》期刊2009年19期）
王友瑞,王蕾,石伟,戴葵,王志英[3]（2009）在《异步子字并行乘累加单元的设计与实现》一文中研究指出异步电路能很好地解决同步集成电路设计中出现的时钟扭曲和时钟功耗过大等问题。本文采用异步集成电路设计方法设计了一款32位异步子字并行乘累加单元,并在0.18μm工艺条件下实现了该单元。通过使用特殊的部分积译码电路,该乘累加单元能支持多种子字并行模式,适用于多媒体处理。评测结果表明,异步乘累加单元的性能和功耗指标均优于采用同样结构的同步乘累加单元。(本文来源于《计算机工程与科学》期刊2009年01期）
李娜[4]（2008）在《FT-C55LP DSP中位处理单元与双乘累加单元的设计与实现》一文中研究指出本课题来自一款16位高性能低功耗数字信号处理器FT-C55LP的自主正向设计,其设计目标是各项技术指标与T(ITexas Instruments)公司的TMS320C55x DSP相当。而本文重点对其中两个运算单元——位处理单元和双乘累加单元进行自顶向下的设计和自底向上的验证。本文首先对FT-C55LP的CPU结构进行全面而系统的研究,并在深入分析所有与位处理单元和双乘累加单元相关指令的基础上,分别对两者进行功能设计和总体设计。位处理单元由特殊位域处理器和移位位处理器两个子单元构成。特殊位域处理器是为实现位域压缩、位域扩展、位计数和指数提取等专用指令而特别设计的专用硬件电路,利用一些专门设计的压缩器、扩展器、选择器等,巧妙地实现了各种专用特殊位域处理指令。移位位处理器就是移位器,本文提出了一种改进型多功能全译码40位桶形移位器,继承了传统移位器的优势,完成了FT-C55LP所需的全部算术、逻辑、循环以及双移位等移位功能。此外,通过实现并行的移位溢出检测机制与饱和处理,大大地提高了系统并行性、降低了功耗,并且为了保证运算精度实现了可控的舍入操作。双乘累加单元包括两个可以并行的、结构和数据通路都类似的乘累加器,每个乘累加器都能在单周期完成一次17x17位的乘法与一次40位的加/减法。本文在深入研究快速乘法器的关键技术以及各种乘累加单元的实现结构的基础上,采用改进的基4布斯算法和带修正符号位的有限符号扩展技术,以及华莱士树算法的变体(3-2压缩和4-2压缩混合使用),最终实现了一款高效的双乘累加单元,其中特殊的符号位修正技术,为并行乘法溢出检测与饱和处理的提供了必要条件。此外,通过对算法的优化,巧妙地实现了可选的舍入运算,节省了资源,提高了系统并行性,减少了单指令执行所需的时间,降低了系统功耗。另外,本文从子系统级验证完整、功能验证完全、数据验证完备的角度出发,制定了细致而全面的测试方案,然后借助Modelsim仿真工具,严格按照测试方案,分别对两个运算单元进行了功能仿真,得到正确的仿真结果,并借助Modelsim的高级仿真工具Code Coverage进行了代码覆盖率分析,效果比较理想。最后采用Design Compiler综合工具和SMIC的0.13um CMOS工艺库,在1.2V工作电压、25℃工作温度和200MHz工作频率下,对两个运算单元及其子单元进行了逻辑综合,综合结果满足要求。(本文来源于《国防科学技术大学》期刊2008-11-01）
邹世忠[5]（2008）在《RISC乘累加单元的扩展》一文中研究指出本文设计了扩展的乘累加单元(DSPMAC),用于运算速度的提高。基于or1200乘累加单元,运用RISC技术和并行操作,通过开发32-bit指令中的保留位,在资源占用增幅较少和一定的功耗及温度等代价的前提下,本设计对连续乘累加运算实现加速。经过测试,DSPMAC达到了运算加速的目的。(本文来源于《微计算机信息》期刊2008年14期）
Sheraz,Anjum,陈杰,李海军[6]（2007）在《一种高速DSP中延迟优化的乘累加单元的设计与实现(英文)》一文中研究指出乘累加单元是任何数字信号处理器(DSP)数据通路中的一个关键部分.多年来,硬件工程师们一直倾注于其优化与改进.本文描述了一种速度优化的乘累加单元的设计与实现.本文的乘累加单元是为一种高速VLIW结构的DSP核设计,能够进行16×16+40的无符号和带符号的二进制补码操作.在关键路径延迟上,本文的乘累加单元比其他任何使用相同或不同算数技术实现的乘累加单元都更优.本文的乘累加单元已成功使用于synopsys的工具,并与synopsys的Design Ware库中相同位宽的乘累加单元比较.比较结果表明,本文的乘累加单元比Design Ware库中的任何其他实现都要快,适合于在需要高吞吐率的DSP核中使用.注意:比较是在Design compiler中使用相同属性和开关下进行的.(本文来源于《电子器件》期刊2007年04期）
高健,陈杰[7]（2006）在《新型的DSP处理器高速低功耗多功能乘累加单元(英文)》一文中研究指出介绍了一种采用新型结构的应用于DSP处理器的多功能高速低功耗乘累加单元(MAC)。该设计采用了异步互锁流水线技术,极大的降低了功耗。在整个设计的关键路径即部分积产生和生成部分采用的互补部分积字校正(CPPWC)和叁维压缩法(TDM)很好的优化了设计,提高了速度。嵌入该乘累加单元的DSP处理器采用SMIC0.18CMOS工艺进行了流片。经测试,该设计优于采用传统结构的同类设计,其时延为3.34ns,功耗为13.9247mW。(本文来源于《电子器件》期刊2006年01期）
乘累加单元论文开题报告
（1）论文研究背景及目的
此处内容要求：
首先简单简介论文所研究问题的基本概念和背景，再而简单明了地指出论文所要研究解决的具体问题，并提出你的论文准备的观点或解决方法。
写法范例：
提出一种基于叁层前馈BP神经网络实现图像压缩算法的方案,该方案采用可重载IP核和VHDL代码相结合的设计方式。对方案中重要单元-乘累加单元进行了FPGA设计,该模块设计采用流水线处理方式,增大了数据吞吐量,减小了系统延时,提高了时钟频率,并完成了该单元的行为级功能仿真。仿真结果验证了FPGA设计的可行性。
（2）本文研究方法
调查法：该方法是有目的、有系统的搜集有关研究对象的具体信息。
观察法：用自己的感官和辅助工具直接观察研究对象从而得到有关信息。
实验法：通过主支变革、控制研究对象来发现与确认事物间的因果关系。
文献研究法：通过调查文献来获得资料，从而全面的、正确的了解掌握研究方法。
实证研究法：依据现有的科学理论和实践的需要提出设计。
定性分析法：对研究对象进行“质”的方面的研究，这个方法需要计算的数据较少。
定量分析法：通过具体的数字，使人们对研究对象的认识进一步精确化。
跨学科研究法：运用多学科的理论、方法和成果从整体上对某一课题进行研究。
功能分析法：这是社会科学用来分析社会现象的一种方法，从某一功能出发研究多个方面的影响。
模拟法：通过创设一个与原型相似的模型来间接研究原型某种特性的一种形容方法。
乘累加单元论文参考文献
[1].沈俊,沈海斌,虞玉龙.一种低延迟高吞吐率的浮点整型乘累加单元[J].计算机工程.2013
[2].杨隽,周诠,张敏瑞.BP神经网络图像压缩算法乘累加单元的FPGA设计[J].现代电子技术.2009
[3].王友瑞,王蕾,石伟,戴葵,王志英.异步子字并行乘累加单元的设计与实现[J].计算机工程与科学.2009
[4].李娜.FT-C55LPDSP中位处理单元与双乘累加单元的设计与实现[D].国防科学技术大学.2008
[5].邹世忠.RISC乘累加单元的扩展[J].微计算机信息.2008
[6].Sheraz,Anjum,陈杰,李海军.一种高速DSP中延迟优化的乘累加单元的设计与实现(英文)[J].电子器件.2007
[7].高健,陈杰.新型的DSP处理器高速低功耗多功能乘累加单元(英文)[J].电子器件.2006