导读:本文包含了并行多处理器系统论文开题报告文献综述及选题提纲参考文献，主要关键词:TMS320C6678,信号处理,SYS,BIOS,并行运算
并行多处理器系统论文文献综述
郭绪涛[1]（2018）在《基于C6678并行多处理器系统信号处理及通信控制软件设计》一文中研究指出雷达技术已经应用到很多领域,针对这些不同领域的需求,不同体制的雷达技术也不断出现。雷达系统是一个复杂的信号处理系统,它所涉及的算法复杂,且需要很高的实时性,同时需要处理大量的数据。传统的信号处理系统往往是基于单芯片或者单块信号处理板,已经无法满足现在各种复杂的应用环境。同时雷达系统是一个复杂度很高的系统,同时在不同的应用背景下往往会重新设计开发新的雷达系统。针对这一问题,设计出通用信号处理平台,其采用的通信结构是规范的,能够做到在一个特殊的处理器板上设计的软件适用于更多的电路板更多的处理器中。论文首先介绍了典型的雷达系统,对雷达系统有一个整体的认识。并对所涉及到的信号处理方法进行研究,如AD采样、数字下变频等。随后以线性调频信号为例,对数字阵列雷达信号处理基本理论方法进行研究,结合项目特点,掌握各个部分的理论知识和常用的实现方法并用Matlab进行仿真实现,便于后面在C6678平台上编程实现。之后研究了C6678的硬件架构,对该系统软件开发涉及到的硬件资源及通信接口进行研究,如多核导航器、网络协处理器、共享存储器等,利用开发板及其提供的例程对涉及到的硬件资源进行研究,熟悉所涉及到的硬件资源的特点以及开发方式等。为后续更深入的研究开发做好准备。其次设计了基于SYS/BIOS的信号处理软件。SYS/BIOS作为实时操作系统内核。本课题开发的应用程序是基于该实时操作系统开发的。最顶层是多任务多核应用程序,在本课题中是信号处理和网络通信两大任务,分别分配到八个内核当中,其中0核负责网络通信,1-7核负责数据处理。中间层是SYS/BIOS实时操作系统,以及用来网络应用程序开发的NDK组件和用来实现核间通信的IPC组件。最底层是硬件层,这里包含了工程当中会用到的多核导航器、网络协处理器、共享存储器等硬件资源。NDK可以看做是SYS/BIOS操作系统的一个组件,其提供了完整的TCP/IP协议栈功能。运行在0核的程序便是基于NDK开发的网络应用程序,用来与信号处理板实现通信功能。此外还设计出了高效的并行算法,在1-7核中并行实现对雷达回波数据的处理任务。多核DSP具有多核并行的高效计算性能,在具体实现时需要对算法的并行性进行分析,充分考虑算法和硬件平台的特点,设计出良好的并行拓扑结构,平衡各处理器的负载,从而发挥出多核处理器的性能。在具体实现时应按照分割、通信、组合、映射四个步骤进行分析规划。C6678的存储器结构复杂需要合理规划数据的存放位置,提升内核访问效率。数据的存放位置需要根据数据的大小及访问频率并结合处理器的存储结构进行规划。最后基于MFC开发了相应的雷达调试软件,通过以太网实现了对信号处理板的通信与控制。利用该调试软件,对开发的信号处理程序进行调试,同时对信号处理的运行时间进行统计分析。本文主要研究以TMS320C6678处理器为核心构成的信号处理硬件平台的通信、控制及基本信号处理。设计灵活、高效的通信控制软件,以便于将来实际工程系统应用。(本文来源于《哈尔滨工业大学》期刊2018-06-01）
孙煦雪[2]（2010）在《面向多媒体编解码应用的多处理器系统芯片任务并行化方法的研究与实现》一文中研究指出具有高性能、并行处理和灵活的编程性等优点的多核系统芯片MPSOC已经成为超大规模集成电路研究领域的全球前沿和热点,它的研究和发展给软硬件设计者和系统开发者带来了巨大的机遇和挑战。任务的划分、映射和调度影响多核系统芯片软硬件体系架构的实现,对整体性能有着巨大影响,是多核系统芯片设计待解决的一个关键问题。本文的研究课题针对目前多核系统芯片流程设计中任务并行化的局限性而提出的,解决如何通过有效的算法引导任务划分、软硬件映射和任务调度,实现体系结构设计空间的自动探索工作这一具有研究价值和意义的问题。本文的主要贡献在于提出了多核系统芯片任务级自动并行化的研究方案和系统实现。本文的研究方案对Simulink CAAM计算模型建模的应用进行任务自动并行化,首先提出了改进的带注释的层次任务图模型对任务并行化进行建模,研究基于该新图模型的任务划分方法,然后针对迭代计算和运行不确定任务提出了两阶段任务映射方案,在求得映射初解的基础上,依据开销函数公式,使用智能算法不断对结果进行调整,来求得映射结果近似最优解,接着在映射结果信息的基础上,采用兼容条件任务和通用任务的调度方法,得到了任务节点在时序上的先后执行信息,最终生成了包含任务并行化信息的多线程代码,从而完成了整个任务自动并行化过程。在阐述研究方案后,本文介绍了任务自动并行化方案的系统实现,并通过仿真环境和实验结果,表明本文的研究方案可有效地引导任务的划分、软硬件映射和任务调度,实现体系结构设计空间的自动探索工作。(本文来源于《浙江大学》期刊2010-01-01）
胡越黎,王尧明[3]（2009）在《单芯片多处理器系统任务并行处理设计》一文中研究指出根据单芯片多处理器的基本架构,围绕如何提高单芯片多处理器的性能,提出一种基于任务库的任务并行处理方法,给出了任务加载和调度策略,并用硬件予以实现.以4个基于51体系结构的MCU子处理器为单芯片多处理器架构,进行了任务分配调度实例验证.结果表明,提出的方法切实可行,能够提高单芯片多处理器的并行处理能力和工作效率.(本文来源于《上海大学学报(自然科学版)》期刊2009年05期）
陈煜,殷凤华[4]（2007）在《基于分散内存式多处理器系统的延迟判断式投机执行并行处理方式的提案》一文中研究指出针对并行计算机进行并行处理时条件分支会影响程序并行性的问题,提出了一种基于分散内存系统的延迟判断式投机执行并行处理方式。这种并行处理方式有处理时间(overhead)短,对硬件依赖性小等优点。(本文来源于《南京工业职业技术学院学报》期刊2007年04期）
胡金华,刘旺锁,阳志高,吉顺祥[5]（2006）在《基于C30并行多处理器系统的设计与应用》一文中研究指出介绍应用于某型声纳仿真测试仪的并行多处理系统,该系统以TMS320C30为基本处理单元,并具有较强的并行处理能力。给出仿真仪的硬件体系结构和软件开发方法,具有性价比高、开发周期短等优点。(本文来源于《舰船电子工程》期刊2006年05期）
李松涛[6]（2006）在《并行多处理器系统容错的研究与实现》一文中研究指出随着科学技术的发展,工业生产自动化的程度日益提高,自动化控制系统也日趋复杂。不但对控制系统的处理速度提出了更高的要求,而且要求系统也同时需要具有很高的安全可靠性以及及时准确性。这就要求控制系统在硬件上,特别是软件上既要保证系统的实时性,同时又能很快的处理系统中出现的错误。正是在这种前提下,并行技术与多处理器技术得到了广泛的应用,并且相互融合,产生了多处理器并行技术。容错(Fault-tolerance)技术即容忍故障,考虑故障一旦发生时能够自动检测出来并使系统能够自动恢复正常运行。当某些指定的硬件故障或软件错误发生时,系统仍能执行规定的一组程序,或者说程序不会因系统中的故障而中止或被修改,并且执行结果也不包含系统中故障所引起的差错。本文的主要内容就是阐明如何在并行多处理器系统中实现系统容错的具体方法。本文首先分析了并行多处理器系统容错所需要的多处理器技术、并行计算技术以及容错技术的理论。其次再结合所使用的系统,阐述并行多处理器系统容错的硬件基础以及具体的软件实现方法。本文的着重点是并行多处理器系统容错的软件实现。文章分别从系统的实时任务和后台任务两个方面阐明了实时容错以及自检容错两种容错方式的具体实现过程。实时容错主要是在系统的正常运行中,随时检测系统中CPU、总线及总线上IO设备、外围传感器、多CPU间通讯、输入输出数据等功能模块的工作状态。根据检测结果依次判断各个功能模块是否出现故障,甚至导致整个系统出现不稳定的状态,并随时将检测故障的数据告诉监控人员,由其决定系统是否需要继续工作。这些都是由根据并行多处理器系统的特点所决定的。自检容错是在系统维护时执行的任务,没有实时性的要求,一定要确保完成所需要的自检内容。程序主要检测各种硬件设备的工作状态是否正常,通过先将数据写到输出端口,再将从输入端口读回的反馈数据与预期结果进行比较的方法来判断各个设备的工作状态。自检完成后,将各个设备的故障记录告知维护人员,由维护人员根据具体的故障信息对系统硬件进行处理,更换故障设备,并决定系统是否可以投入到正常的工作中。(本文来源于《电子科技大学》期刊2006-01-01）
钟一文,杨建刚[7]（2004）在《基于混合遗传算法的并行多处理器系统的任务调度(英文)》一文中研究指出针对并行多处理器系统的任务调度问题,提出一个新的混合遗传算法(HGA).HGA使用拓扑排序表的交叉来保证下代的合法性和搜索空间的全局性,为了提高HGA的收敛速度,根据拉马克进化理论,在交叉算子中使用贪婪策略来提高个体的适应值,模拟结果显示HGA的调度结果和算法的时间复杂性都是令人满意的.(本文来源于《复旦学报(自然科学版)》期刊2004年05期）
何心怡,许稼,林建域[8]（2002）在《一种声纳模拟器并行多处理器系统的设计与应用》一文中研究指出介绍了用于某型声纳模拟器的并行多处理器系统 ,该系统以 TMS3 2 0 C3 0为基本处理单元 ,具有较强的并行处理能力 .文中给出了系统的硬件结构设计和软件开发方法 ,并给出了与其他多DSP系统的比较结果 ,证明了系统具有性价比高、开发周期短等优点(本文来源于《武汉理工大学学报(交通科学与工程版)》期刊2002年03期）
王平,李飚,沈振康[9]（2001）在《并行微处理器系统的内部通信》一文中研究指出TI公司生产的 TMS32 0 C8X系列是典型的并行微处理器系统。它采用支持共享存储器系统的交叉网作为其内部通信的途径 ,通过功能强大的命令字机制来实现各处理器、控制器之间的相互响应。(本文来源于《微处理机》期刊2001年03期）
孙亚军,曹磊,虞厥邦[10]（2000）在《人工神经网络在多处理器系统上并行实现的通信开销》一文中研究指出本文将讨论在多处理器系统上，用大规模并行处理技术实现人工神经网络时，处理器之间的通信开销问题．通过理论推导和实验证明，全连接和随机连接神经网络在多处理器系统上并行实现时，处理器网络的拓扑结构对神经网络实现的通信开销影响很小，改变处理器网络的拓扑结构也无助于神经网络实现性能的提高．(本文来源于《小型微型计算机系统》期刊2000年01期）
并行多处理器系统论文开题报告
（1）论文研究背景及目的
此处内容要求：
首先简单简介论文所研究问题的基本概念和背景，再而简单明了地指出论文所要研究解决的具体问题，并提出你的论文准备的观点或解决方法。
写法范例：
具有高性能、并行处理和灵活的编程性等优点的多核系统芯片MPSOC已经成为超大规模集成电路研究领域的全球前沿和热点,它的研究和发展给软硬件设计者和系统开发者带来了巨大的机遇和挑战。任务的划分、映射和调度影响多核系统芯片软硬件体系架构的实现,对整体性能有着巨大影响,是多核系统芯片设计待解决的一个关键问题。本文的研究课题针对目前多核系统芯片流程设计中任务并行化的局限性而提出的,解决如何通过有效的算法引导任务划分、软硬件映射和任务调度,实现体系结构设计空间的自动探索工作这一具有研究价值和意义的问题。本文的主要贡献在于提出了多核系统芯片任务级自动并行化的研究方案和系统实现。本文的研究方案对Simulink CAAM计算模型建模的应用进行任务自动并行化,首先提出了改进的带注释的层次任务图模型对任务并行化进行建模,研究基于该新图模型的任务划分方法,然后针对迭代计算和运行不确定任务提出了两阶段任务映射方案,在求得映射初解的基础上,依据开销函数公式,使用智能算法不断对结果进行调整,来求得映射结果近似最优解,接着在映射结果信息的基础上,采用兼容条件任务和通用任务的调度方法,得到了任务节点在时序上的先后执行信息,最终生成了包含任务并行化信息的多线程代码,从而完成了整个任务自动并行化过程。在阐述研究方案后,本文介绍了任务自动并行化方案的系统实现,并通过仿真环境和实验结果,表明本文的研究方案可有效地引导任务的划分、软硬件映射和任务调度,实现体系结构设计空间的自动探索工作。
（2）本文研究方法
调查法：该方法是有目的、有系统的搜集有关研究对象的具体信息。
观察法：用自己的感官和辅助工具直接观察研究对象从而得到有关信息。
实验法：通过主支变革、控制研究对象来发现与确认事物间的因果关系。
文献研究法：通过调查文献来获得资料，从而全面的、正确的了解掌握研究方法。
实证研究法：依据现有的科学理论和实践的需要提出设计。
定性分析法：对研究对象进行“质”的方面的研究，这个方法需要计算的数据较少。
定量分析法：通过具体的数字，使人们对研究对象的认识进一步精确化。
跨学科研究法：运用多学科的理论、方法和成果从整体上对某一课题进行研究。
功能分析法：这是社会科学用来分析社会现象的一种方法，从某一功能出发研究多个方面的影响。
模拟法：通过创设一个与原型相似的模型来间接研究原型某种特性的一种形容方法。
并行多处理器系统论文参考文献
[1].郭绪涛.基于C6678并行多处理器系统信号处理及通信控制软件设计[D].哈尔滨工业大学.2018
[2].孙煦雪.面向多媒体编解码应用的多处理器系统芯片任务并行化方法的研究与实现[D].浙江大学.2010
[3].胡越黎,王尧明.单芯片多处理器系统任务并行处理设计[J].上海大学学报(自然科学版).2009
[4].陈煜,殷凤华.基于分散内存式多处理器系统的延迟判断式投机执行并行处理方式的提案[J].南京工业职业技术学院学报.2007
[5].胡金华,刘旺锁,阳志高,吉顺祥.基于C30并行多处理器系统的设计与应用[J].舰船电子工程.2006
[6].李松涛.并行多处理器系统容错的研究与实现[D].电子科技大学.2006
[7].钟一文,杨建刚.基于混合遗传算法的并行多处理器系统的任务调度(英文)[J].复旦学报(自然科学版).2004
[8].何心怡,许稼,林建域.一种声纳模拟器并行多处理器系统的设计与应用[J].武汉理工大学学报(交通科学与工程版).2002
[9].王平,李飚,沈振康.并行微处理器系统的内部通信[J].微处理机.2001
[10].孙亚军,曹磊,虞厥邦.人工神经网络在多处理器系统上并行实现的通信开销[J].小型微型计算机系统.2000
标签：TMS320C6678; 信号处理; SYS; BIOS; 并行运算;