导读:本文包含了异构多核系统论文开题报告文献综述及选题提纲参考文献，主要关键词:异构多核体系,系统划分,核间通信,Viterbi译码
异构多核系统论文文献综述
屈媛[1]（2019）在《面向大规模神经元活动信号无线接收的异构多核系统设计与实现》一文中研究指出随着信息科学领域新兴技术的不断发展,各类应用对计算的“算力”提出的要求越来越高。异构多核体系能充分发挥通用处理器和专用处理器的优势,具有灵活、高性能的特点。但该体系处理器核间的划分和通信问题是这类系统设计开发的两大难点。同时,在脑科学研究领域,亟需一种新的神经元活动记录系统辅助大脑信息编码原理的研究,要求具有低功耗、大数据无线传输并实时处理的特点。本文针对该异构多核体系设计中两大问题进行研究,并采用提出的异构多核体系设计方法对大规模神经元活动信号无线接收系统进行设计实现。具体研究内容为:首先,在对异构多核体系设计流程研究的基础上,对CPU+FPGA体系的多个系统约束目标进行分析。提出了一种异构多核体系设计方法,将执行时间、硬件面积、功耗和成本作为系统的约束,获取各个约束目标的属性值。获取属性值后,基于层次分析法和多目标优化对系统任务进行划分。此外,研究了ZYNQ系列处理器数据交互问题,提供了基于AXI-GP和AXI-HP接口的两种解决方案。接着,本文针对大规模神经元活动信号无线传输系统需求,确定了该系统的总体方案。并针对信道编码解码的方案,进行了算法设计和硬件电路设计,最终确定了无线传输的帧格式。最后,采用本文提出的异构多核体系设计方法,对大规模神经元活动信号无线接收系统进行FPGA实现。经测试,采用该方法使纯软件实现方法加速了18.73倍。此外,本文对信道解码的Viterbi译码算法进行了改进,改进后的算法FPGA的主要资源之一LUT的使用率减少了38.63%,使得系统满足FPGA设计对硬件资源使用率的约束。(本文来源于《华东师范大学》期刊2019-04-01）
董海亮[2]（2018）在《高可靠性并行异构多核系统的优化与设计》一文中研究指出在硬实时系统的设计中,高可靠性、高性能、低成本是叁个非常重要但相互冲突的需求。为了解决高性能和低成本之间的冲突,异构多核系统如异构多处理器片上系统(MPSoC)被广泛采用。为了提高系统的可靠性并尽可能保持系统的性能,轻量级容错技术如检查点恢复技术被广泛采用,它通过载入“检查点”中存储的正确信息将系统从错误状态中恢复。虽然检查点恢复技术能在系统出现错误时大幅减少恢复所需要的时间,但由于系统需要隔一段时间制造“检查点”,该技术会增加系统在无错误时的运行时间。此外,越来越多的系统采用新型的非易失性内存(NVM)作为主存。NVM具有很多优良的性质,但其写入寿命有限。检查点的存储会造成NVM的写入,这也是可靠系统设计中应该考虑的问题。本文的目标是针对特定应用,采用检查点恢复技术设计专用的高可靠性高性能系统。为了提高系统性能,本文采用了流水线并行技术。在这样的系统设计中,需要决定叁个因素:(1)由于应用中的任务数量可能远远超过系统能提供的计算资源(核心数),任务需要被分割成组,每一个分组对应一个流水线阶段,由一个核心来执行,称为“应用分割”;(2)由于核心的异构性,同一个任务在不同核心上的运行时间也会不同。因此,在系统设计时需要决定执行每一个流水线阶段的核心,称为“核心分配”;(3)为了在提高系统可靠性的同时尽量保证系统的性能以及NVM的寿命,在系统设计中需要仔细决定生成检查点的时机并尽量减少检查点的数量,称为“检查点放置”。本文首先提出一个整数线性规划模型(ILP)来获取最优的应用分割、核心分配以及检查点放置,即得到问题的最优解。然而,ILP模型的求解时间复杂度过大,只能得到小规模实例的最优解。因此,本文提出定理指出最优解的性质,并基于此定理提出了一个快速有效的最优算法。实验结果显示,本文提出的最优算法能在几秒内求得问题的最优解,而ILP模型在应用内任务的数量达到11个以上时便无法在合理的时间内(24小时)给出问题的可行解。本文提出的最优算法具有极强的解空间搜索能力,相比其他已知算法,最优算法平均减少了44%的检查点数量,充分证明了本算法的有效性。最后,得益于最优算法的高效性,它可以用来获取设计空间的Pareto前沿,能够给系统设计者提供更多的选择。(本文来源于《重庆大学》期刊2018-04-01）
袁亚鹏[3]（2018）在《面向异构多核系统的层次化存储结构设计与优化》一文中研究指出片上多核系统作为结合了多核技术与片上网络技术的产物,具有片上多处理器核与片外缓存之间数据交互频繁的先天特性,迫切需要足够高的存储器接口有效带宽,以便支撑多路数据的并行传输。传统简单的存储控制器无法同时为多个任务提供访存服务。本文借鉴多进程分时占用CPU资源这一思想,利用存储器接口与单个处理器核之间的带宽差,重新分配存储器接口带宽,实现多个访存任务在SDRAM侧分时独享、用户侧并行操作的目标。基于上述研究,本文设计实现了一种层次化存储器接口(Hierarchical Memory Interface,HMI),同时支持6路通道并行随机访存,充分释放了存储器带宽,显着提升了目标系统性能。论文的主要工作如下:1.本文首先分析了目标多核系统对HMI提出的设计需求,提出了HMI设计方案。HMI具有灵活的数据组织方式和丰富的访问模式,优化了用户输入方式,大大降低了用户编程难度;同时具有灵活的地址通道释放机制,使得任务切换更高效、指令字下发更便捷。2.其次,本文介绍了上述方案的整体架构,以及各关键模块的电路结构、功能、工作原理等。3.再次,本文从HMI的数据通道的实际问题中抽象出了一个普遍适用的多FIFO并行访存模型,并针对其资源利用率低下的情况,提出了基于RAM存储阵列的并行FIFO解决方案,该方案能够在确保性能一致的前提下,以增加部分相对较少的通用资源为代价,节省大量专用Block RAM资源,且资源消耗可预测。4.最后,本文将HMI设计集成到目标多核系统中,通过加载不同计算访存比的算法任务,测试HMI设计对系统性能的提升力度。实验结果表明,与上一版本MAMI相比,HMI接口对于零运算需求的矩阵转置等任务,性能平均提升8.97%;对于计算访存比小于1的任务,提升43.8%;对于计算访存比远大于1的任务,提升7.6%。另外,在某些应用中,HMI凭借灵活的指令输入方式,性能平均提升200%。综上,本文设计的HMI存储器接口能够有效提高数据传输并行度,提升系统性能,实现了预期目标。(本文来源于《合肥工业大学》期刊2018-03-01）
史岩松[4]（2018）在《基于UVM的异构多核系统验证技术研究》一文中研究指出基于片上网络(Network on Chip,NoC)的异构多核系统利用NoC的高带宽和高并行性,充分发挥了片上资源的并行能力,成为当代高密度计算的最佳解决途径。但随着越来越多的功能簇通过IP重用技术被引入到多核系统中,系统的规模和复杂度与日俱增,分析和定位系统中的缺陷和漏洞也变得愈加地困难,基于多核系统高效验证技术的研究逐渐成为业界研究的热点。本文采用了基于软件仿真的系统级验证实现方式以及基于UVM验证方法学的验证框架结构,设计并实现了一款面向异构多核系统的验证环境,实现了受约束的随机运算任务配置和运算数据的生成和驱动、运算输出的自动化收集和核对、覆盖率统计等功能,论文的主要工作如下:首先,论文对系统级验证的相关概念、UVM的框架结构以及待验证的目标异构多核系统的结构特征进行了深入的分析,明确了验证的总体需求并规划了验证环境的基本框架和通信方式。接下来,论文采用基于“模块”的周期精确建模策略设计并实现了网络功能模型;根据网络接口验证组件与网络功能模型交互的细节设计并实现了网络接口功能模型;以UVM验证框架为基础设计并实现了接口通用验证组件和自动化核对组件;通过运算任务的属性以及测试的需求设计并实现了测试套件;根据运算任务所包含的运算属性设计并实现了覆盖率统计组件。最后,论文通过向系统施加不同约束的运算任务评估了验证环境的功能准确性、有效性以及对错误的处理能力。(本文来源于《合肥工业大学》期刊2018-03-01）
卫灿[5]（2018）在《面向异构多核系统的多任务并行在线调度技术研究》一文中研究指出随着超大规模集成电路技术持续地发展,处理器芯片上集成的资源数量将大量地增加,而发挥处理器性能的关键在于怎样利用这些芯片上的资源。通常的做法主要通过开发指令级并行来提高性能,但受硬件复杂度、应用程序固有的指令并行度和存储延时等因素的限制,通过指令级并行来提高处理器性能变得越来越困难,开发更高层次的并行——线程级并行成为新一代处理器体系结构的主要研究方向。因此,本文从超标量技术与多线程技术的应用角度出发,对目标系统进行设计优化。超标量技术是指在处理器中实行了指令级并行一类的并行运算,以空间换取时间,能够在相同的工作环境下实现更高的指令吞吐率,乱序多发射是超标量技术的常用手段,允许指令不按照编程的顺序发送给执行部件,避免了一些指令过度占用处理器的运行时间,从整体上缩短了程序的执行时间。多线程技术通过执行多个线程的指令来提高线程级并行和指令级并行,从而达到更高的程序运行效率。本文基于以上技术背景,研究并设计了一种面向异构多核系统的多线程处理器,论文的主要工作如下:首先介绍了并行技术、粗粒度可重构技术和多核技术的技术背景和研究现状,通过搭建粗粒度异构多核系统模型并进行分析,将系统的任务执行指令化,提出一种适用于目标系统的双层编程架构,同时设计了指令集,规范了编程方法。其次研究了多任务并行的关键技术,分析多线程的取指策略和资源分配策略的作用和影响,在此基础上提出了一种适用于目标系统的取指和资源分配策略,旨在合理利用处理器资源和加速指令执行速度;同时对多线程的指令调度技术做出分析,以乱序多发射技术为基础进行指令调度,在此基础上提出若干关键技术优化线程调度。再次对论文所提出的多线程主控制器进行设计实现,介绍和分析了各关键模块的工作原理和实现方案,同时将系统内其他资源纳入主控制器的管理中,实时监测系统的资源动向,并根据指令需求动态分配空闲的资源。最后对设计进行集成和测试,通过加载不同任务指令验证了主控制器的功能和正确性,并对设计提出了进一步优化的方向。(本文来源于《合肥工业大学》期刊2018-03-01）
赵瑞姣,朱怡安,李联[6]（2018）在《基于异构多核系统的混合关键任务调度算法》一文中研究指出针对目前混合关键系统任务调度过程中处理器利用率不高、对非关键任务消极处理、不允许关键任务核间迁移等问题,提出一种适用于异构多核系统的混合关键任务调度算法。在处理器映射阶段优先将关键任务分配到强核上,并以处理器最大剩余带宽为指标进行任务分配,在系统模式切换时考虑关键任务的核间迁移,引入回收队列对被丢弃非关键任务进行回收再分配。仿真结果表明,该算法能最大限度保证关键任务在截止期前完成,同时提高非关键级任务的执行率和系统的任务接受能力。(本文来源于《计算机工程》期刊2018年02期）
高放[7]（2017）在《面向片上异构多核系统的机器学习算法并行化技术研究》一文中研究指出随着物联网的兴起,大数据理论的诞生,以及移动互联网的深度应用,当今社会已经进入信息化、数字化、智能化全面发展的时代。大量信息的处理以及各种智能化应用需要依托于智能化设备来实现,也就是各种嵌入式设备。这种趋势一方面使机器学习算法起着越来越重要的作用,另一方面也令传统嵌入式设备难以满足大量增长的复杂算法及海量数据对计算能力的需求。高性能嵌入式计算是解决嵌入式设备计算能力不足的有效手段。本论文针对基于机器学习技术的新型智能化嵌入式应用计算量原来越高,传统嵌入式系统计算能力难以满足其需求的问题,从理论、技术、实现叁个层面探索使用多核高性能嵌入式计算手段提高嵌入式系统对于复杂机器学习算法的处理性能。首先从嵌入式多核系统体系结构研究入手,确定CPU与各种加速器相结合的异构多核结构是最有效、适应能力最广的的高性能嵌入式计算体系结构,并提出异构多核高性能计算系统的通用体系结构以及基于任务集合的高性能计算程序执行模型;在多核体系结构与执行模型基础上,研究典型机器学习算法机理及算法特性(如Boosting、SVM、MLP及CNN等),进而提出针对性的并行化策略,并针对一个适合嵌入式应用的高性能计算平台Parallella研究其并行算法及软件设计;之后进一步进行可扩展性研究,提出其扩展性度量指标并实现一种Parallella集群式两级并行计算系统,使计算性能得到进一步提升;最后建立一种面向Parallella平台的机器学习应用快速开发框架PML-RADF,显着降低机器学习类嵌入式应用的开发难度。通过一系列实验证明本论文提出的并行化算法及快速开发框架能够显着提高机器学习算法在多核嵌入式系统中的执行效率并降低开发难度。通过对片上异构多核系统机器学习相关技术的研究,本论文主要创新性研究工作如下:(1)提出一种针对异构多核高性能计算系统的通用体系结构模型及模块化程序执行模型。通过研究高性能计算系统体系结构,首先确定通用CPU与专用加速器协作进行高性能计算是未来高性能嵌入式计算的主流结构,进而提出基于CPU与多核加速器形式的异构多核体系结构模型,之后将嵌入式应用程序划分划分为多层任务结构,形成一系列控制单元与计算单元组合的任务集合,提出异构多核体系结构下的程序执行模型。该执行模型通过任务拆分机制及多核映射方法有效指导嵌入式高性能计算应用的设计工作。(2)提出针对异构多核体系结构的常见机器学习算法并行优化策略及应用算法。从数据并行和模型并行两方面研究图像识别领域常用机器学习算法的并行化策略,提出适合多核平台的机器学习并行化方法,主要包括基于数据并行的AdaBoost并行分类方法、基于稀疏理论与数据并行的SVM训练并行化方法、基于模型并行的多层感知机并行分类方法以及基于混合并行理论的卷积神经网络并行分类方法。进而从事基于Parallella高性能嵌入式计算平台上实际机器学习应用的实现算法研究,提出一系列针对Parallella平台的机器学习并行化关键算法及实现技术,提出基于任务拆分和动态分配的并行AdaBoost实现算法、基于数据镜像的多层感知机并行实现算法以及基于全局内存的卷积神经网络实现算法等,提出一系列存储分配机制、任务调度策略以及数据通信方式等,并在此基础上进行可扩展性研究。通过实验证明比传统并行方法显着提高机器学习任务的执行效率,进而实现多种机器学习应用实例。(3)针对异构多核体系结构,提出一套可扩展的机器学习应用快速开发框架PML-RADF。通过研究机器学习并行加速算法库,数据维护机制及多层通信机制,设计开发框架的软件架构并进行实现技术研究,最终实现具有通用性、规模可扩展以及算法可扩展能力快速开发框架。并由此框架为依托引申出一种完整的机器学习应用快速开发流程,可以降低机器学习应用在嵌入式异构多核系统中的开发难度,提高开发速度,便于进行实际应用。(本文来源于《北京工业大学》期刊2017-05-01）
张宇[8]（2017）在《异构多核系统中二级共享存储器的设计实现》一文中研究指出多核技术的出现使得微处理器的性能持续提高,此时处理器与存储器间的速度差异问题成为限制处理器性能发挥的一个主要因素。本文针对一种面向高密度计算的异构多核SoC系统,提出了一种层次化的共享二级存储结构(L2-Cache),以缓解系统数据处理速度与外部存储间的速度差异。所设计的层次化存储结构提供对象数据缓存功能,利用计数替换策略,减少二级存储污染,提高有效数据命中率;在计算时间间隙实现数据准确预读取和L2-主存同步操作,增加有效存储带宽。最终测试结果表明,采用层次化存储结构的设计兼顾了不同访存比应用的数据访存特性,平均访存性能提高31.1%,不同规模的矩阵运算最高获得1.573的加速比,整体任务计算时间平均减少了 27.8%。本文主要工作如下:1、本文基于对多核系统的分析,提出一种适应系统的缓存结构,命名为共享二级存储(L2)的Cache结构,在Cache的映射方法、替换算法、数据预取叁个方面进行了优化。该结构充分发挥了多核系统的优势,利用计算时间间隙实现数据预取和L2-主存同步操作,提高L2命中率,减少数据访存需要的片外存储带宽,提高了系统运算性能。2、对上述设计结构进行硬件设计,首先介绍设计的整体架构,分出不同的模块架构,然后详细介绍各关键模块的设计功能、工作原理、硬件设计、工作流程等。设计主要包括控制通路和数据通路,控制通路根据多核系统发过来的存储控制命令和数据请求,计算读/写地址和预取地址,判断命中与否,以此对请求数据类型分类,最后按照优先级并行或串行下发任务信息,交给数据通路执行任务。3、将设计集成到HMCS多核系统中,加载计算访存比不同的任务,验证设计的功能和性能,讨论缓存结构对于任务执行周期数和数据传输并行度的影响。(本文来源于《合肥工业大学》期刊2017-03-01）
李浩洋[9]（2017）在《支持混合计算模式的异构多核系统若干关键技术的研究》一文中研究指出以图形图像、科学计算、大数据分析等应用为代表的高密度计算应用领域,具有数据吞吐量大、实时性要求高的特点,对微处理器的处理能力、数据吞吐率以及处理并行度等均提出了更高的要求。多核技术将处理器的发展方向从单一的纵向发展扩充了横向发展,大大降低了达到同种计算能力时处理器的设计难度,也缓解了功耗等因素对处理器设计的制约,在近十余年中迅速发展为处理器设计的主流方向;可重构计算兼顾了定制计算的高效性与通用计算的灵活性,是解决高密度计算领域计算需求的一种优秀的计算体系结构;动态调度技术,作为当代处理器设计中的一种重要技术,能够消除任务间的数据伪相关,提高处理器的发射效率,从而显着提升处理器的工作能力。在计算中,有两种典型的数据计算结构:存储计算方式和流计算方式。存储计算方式便于实现数据的重用,却需要占用大量时间来完成数据搬运;流计算方式能够隐藏数据搬运时间,大大提高计算吞吐率,却会对数据存储和交换带来较高的带宽压力。基于以上背景,论文对支持混合计算模式的异构多核系统的关键技术进行了讨论与研究,主要工作如下:首先,论文对原有基于多重片上网络的异构多核计算系统架构进行了介绍与分析,用两级计算架构思想对目标系统进行了改造,并规范化了多核计算系统的工作机制,设计了顶层任务指令的指令集;其次,论文设计了一种用于多核计算系统任务调度的主控制单元,引入了动态调度和寄存器重命名技术,实现了任务指令级的乱序多发射,并进一步探索了线程级并行的实现方案,提高了目标系统的任务发射效率;再次,论文设计了一种粗粒度可重构计算单元,采用可重构技术设计,支持多种计算模式,并对高密度计算领域中常见的算法进行了定向优化,在有限资源条件下达到了较高的计算能力;最后,本文对设计和改进后的单元进行了测试和性能评估,验证了设计的正确性,并讨论了算法映射中需要注意的问题,提出了系统进一步优化的方向。(本文来源于《合肥工业大学》期刊2017-03-01）
刘阳国,陆俊林,程旭,易江芳,佟冬[10]（2016）在《面向异构多核系统芯片的高效动态带宽划分方法》一文中研究指出针对异构MPSoC中各主设备频繁争抢有限访存带宽、请求相互干扰、严重影响系统性能的问题,提出一种基于限流的动态DRAM带宽分配机制——TDBA.首先实时监测主设备访存特性,通过访存干扰程度评估将主设备分组;然后对造成严重干扰的主设备设置带宽限流阈值来防止其过度争抢带宽,并根据系统带宽使用情况动态调整该阈值,同时优先计算密集主设备的请求以进一步提高系统性能.将TDBA应用于真实异构MPSoC系统的实验结果表明,TDBA可以有效地降低访存干扰,明显提高系统性能.(本文来源于《计算机辅助设计与图形学学报》期刊2016年10期）
异构多核系统论文开题报告
（1）论文研究背景及目的
此处内容要求：
首先简单简介论文所研究问题的基本概念和背景，再而简单明了地指出论文所要研究解决的具体问题，并提出你的论文准备的观点或解决方法。
写法范例：
在硬实时系统的设计中,高可靠性、高性能、低成本是叁个非常重要但相互冲突的需求。为了解决高性能和低成本之间的冲突,异构多核系统如异构多处理器片上系统(MPSoC)被广泛采用。为了提高系统的可靠性并尽可能保持系统的性能,轻量级容错技术如检查点恢复技术被广泛采用,它通过载入“检查点”中存储的正确信息将系统从错误状态中恢复。虽然检查点恢复技术能在系统出现错误时大幅减少恢复所需要的时间,但由于系统需要隔一段时间制造“检查点”,该技术会增加系统在无错误时的运行时间。此外,越来越多的系统采用新型的非易失性内存(NVM)作为主存。NVM具有很多优良的性质,但其写入寿命有限。检查点的存储会造成NVM的写入,这也是可靠系统设计中应该考虑的问题。本文的目标是针对特定应用,采用检查点恢复技术设计专用的高可靠性高性能系统。为了提高系统性能,本文采用了流水线并行技术。在这样的系统设计中,需要决定叁个因素:(1)由于应用中的任务数量可能远远超过系统能提供的计算资源(核心数),任务需要被分割成组,每一个分组对应一个流水线阶段,由一个核心来执行,称为“应用分割”;(2)由于核心的异构性,同一个任务在不同核心上的运行时间也会不同。因此,在系统设计时需要决定执行每一个流水线阶段的核心,称为“核心分配”;(3)为了在提高系统可靠性的同时尽量保证系统的性能以及NVM的寿命,在系统设计中需要仔细决定生成检查点的时机并尽量减少检查点的数量,称为“检查点放置”。本文首先提出一个整数线性规划模型(ILP)来获取最优的应用分割、核心分配以及检查点放置,即得到问题的最优解。然而,ILP模型的求解时间复杂度过大,只能得到小规模实例的最优解。因此,本文提出定理指出最优解的性质,并基于此定理提出了一个快速有效的最优算法。实验结果显示,本文提出的最优算法能在几秒内求得问题的最优解,而ILP模型在应用内任务的数量达到11个以上时便无法在合理的时间内(24小时)给出问题的可行解。本文提出的最优算法具有极强的解空间搜索能力,相比其他已知算法,最优算法平均减少了44%的检查点数量,充分证明了本算法的有效性。最后,得益于最优算法的高效性,它可以用来获取设计空间的Pareto前沿,能够给系统设计者提供更多的选择。
（2）本文研究方法
调查法：该方法是有目的、有系统的搜集有关研究对象的具体信息。
观察法：用自己的感官和辅助工具直接观察研究对象从而得到有关信息。
实验法：通过主支变革、控制研究对象来发现与确认事物间的因果关系。
文献研究法：通过调查文献来获得资料，从而全面的、正确的了解掌握研究方法。
实证研究法：依据现有的科学理论和实践的需要提出设计。
定性分析法：对研究对象进行“质”的方面的研究，这个方法需要计算的数据较少。
定量分析法：通过具体的数字，使人们对研究对象的认识进一步精确化。
跨学科研究法：运用多学科的理论、方法和成果从整体上对某一课题进行研究。
功能分析法：这是社会科学用来分析社会现象的一种方法，从某一功能出发研究多个方面的影响。
模拟法：通过创设一个与原型相似的模型来间接研究原型某种特性的一种形容方法。
异构多核系统论文参考文献
[1].屈媛.面向大规模神经元活动信号无线接收的异构多核系统设计与实现[D].华东师范大学.2019
[2].董海亮.高可靠性并行异构多核系统的优化与设计[D].重庆大学.2018
[3].袁亚鹏.面向异构多核系统的层次化存储结构设计与优化[D].合肥工业大学.2018
[4].史岩松.基于UVM的异构多核系统验证技术研究[D].合肥工业大学.2018
[5].卫灿.面向异构多核系统的多任务并行在线调度技术研究[D].合肥工业大学.2018
[6].赵瑞姣,朱怡安,李联.基于异构多核系统的混合关键任务调度算法[J].计算机工程.2018
[7].高放.面向片上异构多核系统的机器学习算法并行化技术研究[D].北京工业大学.2017
[8].张宇.异构多核系统中二级共享存储器的设计实现[D].合肥工业大学.2017
[9].李浩洋.支持混合计算模式的异构多核系统若干关键技术的研究[D].合肥工业大学.2017
[10].刘阳国,陆俊林,程旭,易江芳,佟冬.面向异构多核系统芯片的高效动态带宽划分方法[J].计算机辅助设计与图形学学报.2016