导读:本文包含了时钟稳定电路论文开题报告文献综述及选题提纲参考文献，主要关键词:低功耗,弛豫振荡器,环形振荡器,时钟生成
时钟稳定电路论文文献综述
许仕龙,魏恒,陈燕[1]（2018）在《用于超高频标签芯片的低功耗高稳定时钟电路》一文中研究指出提出一种适用于无源超高频射频识别(UHF RFID)标签芯片的时钟产生电路。电路使用N型金属-氧化物-半导体(NMOS)栅极电压取代了复杂的比较器电路作为比较电平,精简了电路结构,降低了电路功耗,减小了版图面积;使用二极管方式连接的NMOS管作温度及工艺补偿感应管,利用其栅压变化控制充放电电流,使其在不同工艺角下,当温度在较大范围内变化时,均能实现输出频率稳定。采用中芯国际0.18μm工艺进行仿真验证,结果表明:当电源电压为1 V,基准电流为130 n A时,电路功耗仅为447 n W;在工艺角由ss变化到ff的过程中,输出频率偏差不超过2.43%,;温度在-40~90℃范围变化时,输出频率偏差小于0.99%,适合无源射频识别标签芯片使用。(本文来源于《太赫兹科学与电子信息学报》期刊2018年02期）
邓红辉,储松,赵鹏程[2]（2017）在《一种高速高精度时钟占空比稳定电路》一文中研究指出设计了一种高速高精度的时钟占空比稳定电路。采用全差分连续时间积分器将时钟占空比量化为电压信号,积分器对占空比偏差的累积效应可使电路达到很高的调整精度。采用跨导运算放大器将电压信号转换为电流信号,并加载到输入时钟缓冲器上,改变其输出时钟的直流电平,从而调整输出时钟的占空比,避免了调整输出时钟上升/下降沿带来的较大抖动。采用TSMC 0.18μm CMOS工艺进行设计,电源电压为2V。当输入差分时钟频率为1.6GHz时,可以将占空比范围为20%~80%的输入时钟信号的占空比均调节至(50±0.5)%,且输出时钟抖动小于159.398fs,适用于超高速的信号处理系统。(本文来源于《微电子学》期刊2017年05期）
刘晗[3]（2017）在《稳定低功耗全数字时钟产生电路的研究》一文中研究指出对于高能效的手机片上系统(System on Chip,SOC),动态电压调整(Dynamic Voltage Scaling,DVS)被认为是降低开关转换功率和泄漏功率最有效的方法之一。然而,对于自适应电源,稳定的时钟生成电路的设计很困难。因此,在很多系统中,一个单独的、具有更高电源电压的校准器经常被用来给锁相环(Phase Locked Loop,PLL)供电。在传统的数字锁相环(DPLL)中,单端时间数字转换器(Time to Digital Converter,TDC)的时间分辨率对于电源电压非常敏感,导致PLL的带内噪声和杂散会随着电压变化出现不一致的情况。而1-bit的TDC,也就是二进制鉴相器(BBPD)可以在低电压下实现稳定的相位检测。BBPD和环形数控振荡器(Ring DCO)同时应用于DPLL中时,可以实现超低电压的设计,但是在小数分频时,又会使带内噪声恶化。数字时间转换器(DTC)往往被用来克服BBPD的非线性,它通过减小BBPD输入处的相位误差来改善PLL的噪声性能。然而,传统的DTC设计是基于反相器和电容的,为了实现大于10-bit的线性度,需要构建反相器和电容阵列,这导致PLL对PVT变化很敏感。本文提出了一种新型的DPLL结构,通过有限冲击响应(FIR)和延时补偿技术的组合,减轻了由于BBPD非线性而引入的相位混迭问题。本设计的输入参考频率为15 MHz(0.6 V)/60 MHz(1 V),输出中心频率为200 MHz(0.6 V)/800MHz(1 V)。通过采用8-tap FIR和5-bit延时链,DPLL的输出带内相位噪声可以优化近20 dB。此外,本文还对高频环形振荡器进行了研究。通过采用新的增益增强型的Ring VCO结构,PLL在输出频率为13.6 GHz时的带内噪声为-101 dBc/Hz,输入参考时钟频率为850 MHz,功耗为10.3 mW。(本文来源于《清华大学》期刊2017-04-01）
贾雪绒[4]（2016）在《DRAM中一种延迟时间稳定的时钟树驱动电路》一文中研究指出本文介绍了一个应用于DRAM芯片的延迟时间稳定的时钟树驱动电路。所述的时钟树驱动电路采用一种随电压变化不敏感的驱动电路设计,以保证在驱动电路的供电电压发生过冲或者是有压降时,时钟树驱动电路的延迟时间能够保持相对稳定,从而保证输出数据时序稳定,实现较好的数据输出眼图。(本文来源于《中国新通信》期刊2016年11期）
罗凯,朱璨,胡刚毅[5]（2015）在《一种基于全差分积分器的时钟稳定电路设计》一文中研究指出设计了一种用于超高速A/D转换器的时钟稳定电路。利用全差分连续时间积分器将差分时钟信号的占空比量化为电压信号,再通过跨导放大器产生控制电流来调整输出时钟的共模电平,达到调整输出时钟占空比的目的。电路采用0.18μm标准CMOS工艺进行设计,工作电压为1.8V,在2GHz的最高时钟频率下,将占空比为20%~80%的输入时钟信号调整为(50±1)%,输出时钟抖动小于132fs,具有抑制时钟抖动的能力。(本文来源于《微电子学》期刊2015年04期）
蒋樱子[6]（2014）在《高速低抖动CMOS时钟稳定电路设计研究》一文中研究指出在通信技术与半导体产业迅猛发展的今天,模数/数模转换器的应用越发广泛,对其性能的要求越发苛刻,因此针对该领域的研究也越发深入。其中,采样时钟系统的性能严重影响着整体模数/数模转换器的功能与性能指标,而业内大多数为模数/数模转换器提供稳定时钟信号的相关电路都是基于锁相环与延迟锁相环设计研制的。在这样的背景下,本文首先对锁相环与延迟锁相环基本工作原理进行分析比较,接着根据相位噪声与时钟抖动的定义与成因分析了时钟抖动对整个模数转换器系统的影响。在这基础上,本文提出了一种应用于高速高精度流水线模数转换器(Pipeline A/D Converter)的低抖动CMOS时钟稳定电路。本文首先根据电路应用的频率范围,稳定性需求以及功耗要求,决定采用延迟锁相环原理进行设计。其次,本文提出的时钟稳定电路不同于以往延迟锁相环结构,主要是通过设计边沿检测电路对不断调制中的反馈信号进行边沿检测,输出所需的时钟边沿,从而使输出信号频率跟随输入信号,反馈回来的时钟输出方波信号作用于电荷泵电流源与电流沉,进而对环路滤波器中电容的充放电大小进行控制,造成该电容上积累电荷的变化,形成对后级压控延迟电路延迟时间的控制,对延迟时间的不断调制会直接反映在输出信号占空比的调整上,最终形成上述的反馈环路。通过与双边沿调制方式进行比较,本文提出的单边沿调制方式,能够显着降低由时钟稳定电路自身所引入的时钟抖动,既节省了整体电路版图的面积也降低了电路的复杂度,并针对影响时钟稳定电路多项关键性能的电荷泵环路进行优化设计。由于存在于电荷泵环路中例如充放电电流的电流匹配等问题,对于输出占空比大小精度以及时钟抖动性能有着重要的影响,本文设计使用结合式电荷泵结构以及自偏置电流镜达到有效降低电荷共享效应影响的目的,并在一定程度上降低了电流失配。基于D触发器结构的启动电路可以实现对输出占空比最大值的初始化,能够有效地提高环路锁定时间。抖动退化放大器的设计也在一定程度上改善了时钟抖动性能。通过对压控延迟单元的合理设计,使整体时钟稳定电路精准地实现目标占空比而无需引入任何参考信号或设计任何额外的基准电压,这不仅将从根本上降低了电路的设计难度、复杂度以及总功耗,同时良好地抑制了由工艺、温度漂移及电源电压不稳定造成的一系列非理想因素对占空比精度以及时钟抖动的影响。应用带密勒补偿的二阶低通滤波器,可以在减少版图面积的同时,能够较好地降低纹波电压的波动,保证整个时钟稳定电路的稳定性与环路锁定速度之间的折衷。本文提出的高速低抖动CMOS时钟稳定电路基于SMIC 65nm 1.2V/2.5V CMOS混合信号工艺进行设计与仿真,对电路涉及的每个具体模块进行仿真与验证,并对仿真结果进行了分析。系统整体仿真结果显示:当输入信号频率低于500MHz时,电路输入占空比范围在10%~90%内可输出精确的50%占空比,其调制精度在±0.2%范围之内,锁定时间在200ns内。通过Matlab数据处理,输入频率在200MHz时,可以得到输出信号峰峰值抖动为1.447ps,RMS抖动值为186.6fs;输入频率在500MHz时,可以得到输出信号峰峰值抖动为1.42ps,RMS抖动值为124.2fs。2.5V的模拟电压下,电路总功耗为1.88mW。性能达到设计要求。(本文来源于《西安电子科技大学》期刊2014-11-01）
周启才,吴俊,郭良权[7]（2014）在《可调节型低抖动时钟占空比稳定电路的设计》一文中研究指出介绍了一种用于高速流水线ADC双沿采样的时钟占空比稳定电路。在传统占空比稳定电路的基础上,增加含连续时间积分器的反馈环路,并设计了时钟周期检测电路,同时可通过SPI配置积分器的参考电压,在片外调节芯片制造过程中产生的误差,并在前端增设一个高增益带宽时钟放大器,用来放大幅度很小(Vp-p<100mV)的差分输入时钟信号。电路采用0.18μm 1.8V 1P5MCMOS工艺,可对频率范围为50~250MHz、占空比范围为10%~90%的输入时钟进行稳定调节,时钟峰-峰值抖动约为0.3ps@250MHz。(本文来源于《微电子学》期刊2014年01期）
陈红梅,邓红辉,张明文,陶阳,尹勇生[8]（2011）在《高速低抖动时钟稳定电路设计》一文中研究指出基于0.18μm CMOS Mixed Signal工艺,设计实现了用于高速ADC的低抖动时钟稳定电路。在传统延迟锁相环结构(DLL)时钟电路研究基础上进行改进:设计基于RS锁存器的新型鉴相器,消除传统鉴相器相位误差积累效应;采用连续时间积分器取代电荷泵进行时钟占空比检测,减小由于电荷泵充放电电流不一致而导致的误差。芯片面积为0.339 mm×0.314 mm,后仿真结果表明,在20~150 MHz宽采样频率范围内,实现10%~90%占空比的输入时钟自动调整至(50±0.15)%,且锁定时间小于100 ns,抖动为0.00 127 ps@150 MHz,满足高速高精度ADC时钟性能要求。(本文来源于《电子测量与仪器学报》期刊2011年11期）
刘伟峰,庄奕琪,周俊潮,唐龙飞,靳钊[9]（2011）在《一种用于UHF RFID标签的高稳定度时钟电路》一文中研究指出设计了一种用于无源超高频射频识别标签芯片的时钟生成电路.在传统弛豫振荡器的基础上设置相位控制电容和相关校准电路,使输出时钟频率与工作电压和偏置电流不相关,抑制了电源的波动和偏差所引起的时钟抖动,保证了时钟频率的稳定性.同时,利用正负两种温度系数的电阻的温度补偿作用及相应的校准控制,实现了当温度在较大范围变化时时钟的周期稳定性.该电路在TSMC 0.18μm工艺下流片.测试结果显示,该方法可以获得更大的时钟校准范围和更高的输出时钟精度,电路功耗0.86μW,适合无源芯片的使用.(本文来源于《西安电子科技大学学报》期刊2011年04期）
彭增欣[10]（2011）在《用于高速A/D转换器的低抖动时钟稳定电路设计》一文中研究指出在高速A/D转换器中,低抖动时钟在系统性能的提高上发挥着至关重要的作用。由各种原因引起的时钟抖动往往会引起采样点偏移,导致A/D转换器的精度和信噪比下降,使得输出信号增加不确定的频谱毛刺、增大误码率等。因此,必须在片内设计时钟稳定电路,为高速ADC提供低抖动的采样时钟。论文在概述时钟占空比稳定电路国内外研究动态的基础上,对锁相环技术进行了深入研究,并基于DLL原理,提出用于高速A/D转换器的低抖动时钟稳定电路结构。在此基础上,采用ASMC 0.35μm 3.3V BiCMOS混合信号工艺,对各模块电路进行分析设计,并着重研究了运算放大器的性能对时钟抖动的影响。在电路设计完成之后,具体分析了版图设计中需要考虑的各种因素,对个别模块在布线过程中需要注意的问题进行重点讨论,并给出了整体电路的版图,面积约为900μm×780μm。使用Cadence Spectre仿真平台对电路进行整体仿真,结果表明,该时钟稳定电路能够产生双相非交迭时钟。对于125MHz的输入时钟频率,时钟占空比可调节范围达到10%~90%,调节精度优于50%±5%,锁定时间小于2μs,输出信号峰峰值抖动小于12ps,性能达到设计要求。(本文来源于《西安电子科技大学》期刊2011-01-01）
时钟稳定电路论文开题报告
（1）论文研究背景及目的
此处内容要求：
首先简单简介论文所研究问题的基本概念和背景，再而简单明了地指出论文所要研究解决的具体问题，并提出你的论文准备的观点或解决方法。
写法范例：
设计了一种高速高精度的时钟占空比稳定电路。采用全差分连续时间积分器将时钟占空比量化为电压信号,积分器对占空比偏差的累积效应可使电路达到很高的调整精度。采用跨导运算放大器将电压信号转换为电流信号,并加载到输入时钟缓冲器上,改变其输出时钟的直流电平,从而调整输出时钟的占空比,避免了调整输出时钟上升/下降沿带来的较大抖动。采用TSMC 0.18μm CMOS工艺进行设计,电源电压为2V。当输入差分时钟频率为1.6GHz时,可以将占空比范围为20%~80%的输入时钟信号的占空比均调节至(50±0.5)%,且输出时钟抖动小于159.398fs,适用于超高速的信号处理系统。
（2）本文研究方法
调查法：该方法是有目的、有系统的搜集有关研究对象的具体信息。
观察法：用自己的感官和辅助工具直接观察研究对象从而得到有关信息。
实验法：通过主支变革、控制研究对象来发现与确认事物间的因果关系。
文献研究法：通过调查文献来获得资料，从而全面的、正确的了解掌握研究方法。
实证研究法：依据现有的科学理论和实践的需要提出设计。
定性分析法：对研究对象进行“质”的方面的研究，这个方法需要计算的数据较少。
定量分析法：通过具体的数字，使人们对研究对象的认识进一步精确化。
跨学科研究法：运用多学科的理论、方法和成果从整体上对某一课题进行研究。
功能分析法：这是社会科学用来分析社会现象的一种方法，从某一功能出发研究多个方面的影响。
模拟法：通过创设一个与原型相似的模型来间接研究原型某种特性的一种形容方法。
时钟稳定电路论文参考文献
[1].许仕龙,魏恒,陈燕.用于超高频标签芯片的低功耗高稳定时钟电路[J].太赫兹科学与电子信息学报.2018
[2].邓红辉,储松,赵鹏程.一种高速高精度时钟占空比稳定电路[J].微电子学.2017
[3].刘晗.稳定低功耗全数字时钟产生电路的研究[D].清华大学.2017
[4].贾雪绒.DRAM中一种延迟时间稳定的时钟树驱动电路[J].中国新通信.2016
[5].罗凯,朱璨,胡刚毅.一种基于全差分积分器的时钟稳定电路设计[J].微电子学.2015
[6].蒋樱子.高速低抖动CMOS时钟稳定电路设计研究[D].西安电子科技大学.2014
[7].周启才,吴俊,郭良权.可调节型低抖动时钟占空比稳定电路的设计[J].微电子学.2014
[8].陈红梅,邓红辉,张明文,陶阳,尹勇生.高速低抖动时钟稳定电路设计[J].电子测量与仪器学报.2011
[9].刘伟峰,庄奕琪,周俊潮,唐龙飞,靳钊.一种用于UHFRFID标签的高稳定度时钟电路[J].西安电子科技大学学报.2011
[10].彭增欣.用于高速A/D转换器的低抖动时钟稳定电路设计[D].西安电子科技大学.2011