导读:本文包含了时延故障测试论文开题报告文献综述及选题提纲参考文献，主要关键词:信号完整性,串扰,可满足性,时延测试
时延故障测试论文文献综述
尚玉玲,彭彩军[1]（2016）在《基于SAT的串扰时延故障测试》一文中研究指出随着深亚微米技术的不断发展和芯片运行速率的不断提高,串扰噪声问题越来越严重,对串扰时延测试已成为一个迫切的问题。在组合电路的基础上,将SAT(布尔可满足性)方法引入到串扰引起的时延测试中,通过词法分析和语法分析直接提取Verilog(硬件描述语言)源码的形式模型,组合成CNF(合取范式)形式。并在非鲁棒测试条件下,激活串扰时延故障,约简CNF范式表达式,最终输入SAT求解器得到测试矢量。在标准电路ISCAS’85上进行实验验证,结果表明:该算法对于串扰时延故障的测试矢量产生是有效的。(本文来源于《计算机工程与应用》期刊2016年15期）
陈振[2]（2012）在《数字系统时延故障的低成本高质量测试方法研究》一文中研究指出随着集成电路高度集成化及深亚微米技术的迅速发展，为了确保数字电路的正确性，不仅需要验证其逻辑功能是否正确，更需要验证其时序特性。在这种环境下，测试功耗、测试数据量和覆盖率的问题变得更加严重。针对这叁个方面的问题，本文提出了有效的解决方案，降低时延故障测试的成本，提高测试质量。论文工作包括：(1)在功耗方面，主要有基于DFT的方法和基于X位填充的方法。基于DFT的方法主要有多周期测试和分块测试两种方法。在时延故障测试中，这些方法因其固有的限制，无法在既不影响测试成本又能保住测试质量的前提下降低功耗。多周期测试方法可以降低电路的测试功耗，但是它可能引起捕获冲突，造成一部分故障不可测，从而需要更多的测试向量来保证覆盖率。本文提出基于整数线性规划的优化方法来实现多周期捕获冲突最小化，保证在几乎不增加数据量的前提下降低功耗。分块测试方法通过在一个周期内只测试一部分电路实现低功耗，其弊端是不能覆盖所有故障，需要额外测试耦合部分以保证覆盖率。本文提出最小化耦合部分的方法，实现了无覆盖率损失的低功耗测试方案。相对于DFT方法，基于X位填充的方法成本低，但是它不能直接应用在线性数据压缩的测试环境中，因为X位填充不仅要实现低功耗，而且要满足向量可以被压缩。本文通过分析线性解码器的结构和原理，将向量可压缩的约束条件转换为虚拟电路，成为电路的一部分，将问题转换为传统X位填充问题，从而可以利用以往的低功耗方法来降低测试功耗。(2)在测试数据方面，时延故障测试比功能测试需要更多的测试数据量。测试数据量不仅包括测试激励还包括测试响应，很多方法只关注两个问题中的一个。本文分析电路的拓扑结构和时延故障的特征，提出了基于广播的测试激励压缩方法和基于异或门网络的测试响应压缩器，极大程度地降低了测试数据量。(3)在覆盖率方面，时延故障的测试方法中，宽边延迟测试应用最为广泛，但是它的覆盖率最低。本文对宽边测试的ATPG过程进行分析，找到了覆盖率低的本质原因，提出了新的冲突度量标准用来解决触发器的选择和分配问题，打破了宽边测试的功能依赖，覆盖率可以提高到增强扫描测试方法的水平。(本文来源于《清华大学》期刊2012-05-01）
姜升[3]（2011）在《基于SAT的通路时延故障测试生成技术的研究》一文中研究指出多年来,集成电路测试是制约我国集成电路工业的“瓶颈”。在半导体技术工艺跨入深亚微米甚至纳米时代的今天,仅仅基于固定型故障的测试已经不再满足测试与可靠性的要求。对时延故障进行有效测试,已经成为生产测试的核心环节和集成电路测试领域的热点问题。本文基于布尔可满足性(SAT-based)从以下几个方面对通路时延故障的自动向量测试生成技术进行了研究,包括非鲁棒性测试,鲁棒性测试和跳变通路时延故障(transition path delay fault)测试,并提出了一种基于布尔可满足性的方法求解跳变通路时延故障模型下的测试问题。一、研究了通路时延故障模型的测试生成算法。通过七值逻辑系统及其编码,将电路中的逻辑蕴含关系以合取范式(CNF)的形式表示出来,以达到将ATPG问题公式化为可满足性问题的目的。在电路公式化的基础上,添加相应的通路敏化条件形成最终的合取范式,并使用SAT求解器来求解。这种方式比传统方法更加方便,效率更高。二、对跳变通路时延故障模型进行了研究。该模型是I. Pomeranz在2008年提出的新故障模型,本文对其进行了详细研究和分析,并且将之与通路时延故障模型进行了对比。这种模型是将通路时延故障模型和跳变时延故障模型结合起来的故障模型,主要用于测试通路子路径上小时延的积累所引起的跳变故障(transition faults)。跳变通路时延故障模型下的测试能够同时检测一条被测通路上的通路时延故障和所有的跳变故障。叁、在跳变通路时延故障模型下,提出了一种基于布尔可满足性的测试生成算法。该算法借鉴了非鲁棒性测试生成算法,增加了部份约束条件。使用该算法对ISCAS'85基准电路进行测试,其结果显示了该算法的有效性。(本文来源于《北京交通大学》期刊2011-06-15）
刘丽[4]（2010）在《时延测试故障模拟方法研究》一文中研究指出随着生产工艺的发展,超大规模集成电路特征尺寸逐步减小,出现了新型的缺陷类型。这些缺陷共同表现为使被测电路的时延发生变化。因此,它们被称为时延缺陷。对时延缺陷进行有效测试,一直是工业界和学术界共同关注的问题。近些年,时延缺陷对电路性能的影响越来越大,时延测试已经成为生产测试的核心环节,已经是集成电路测试领域的热点问题。评估测试质量的手段主要是通过故障模拟获得故障覆盖率。本文以跳变故障模型为基础提出了叁种模拟方案。一、提出一种时序电路跳变故障模拟方法。该方法在原有算法的基础上,通过并行策略以及故障筛选策略提速。实验结果说明,提出的方法比原有方法的速度明显加快。二、实现了一个以不确定型跳变故障模型为基础的故障模拟器。针对时延模拟时用系统时钟周期量化跳变故障的方法不能描述任意大小时延的缺陷,实现了不确定型跳变故障模拟器。不确定的故障大小可以概括描述时延大小为1个至正无穷个系统时钟周期的所有故障行为。实验结果说明,不确定型故障模拟器表现出了预期的行为,它可以给出一个覆盖率范围来估算测试向量对任意大小时延故障的检测能力。叁、提出一种时序电路小时延故障模拟方法。近年来,小时延缺陷逐渐成为时延故障测试领域的热点对象。以往的测试评估标准——故障覆盖率,不能完全代表小时延故障测试的质量。统计延时质量模型成为评估小时延测试的新标准,并已被广泛接受。统计时延模型说明小时延测试质量与故障的敏化路径有关。跳变测试不能保证每个故障都是沿着最长的路径传播出去,因此,对一些小时延缺陷来说,就不能保证它在特定的时钟周期下被检测出来,即出现测试逃脱现象。本文针对小时延故障的特殊性,以跳变故障模型为基础提出一种波形模拟方法。它考虑电路本身的时延分布,即记录了敏化路径长度。实验结果说明,该方法能够发现测试逃脱现象,这是传统的故障模拟器无法做到的。因此它可以为测试产生工具提供有效的路径信息,辅助自动测试向量生成工具生成更有效的测试向量,提高测试质量。(本文来源于《湖南大学》期刊2010-05-10）
梁晓琳[5]（2010）在《基于FAN算法的串扰时延故障的测试矢量生成》一文中研究指出串扰噪声已成为在深亚米工艺下造成电路功能错误的一个主要原因,对串扰时延测试已成为一个迫切的问题。利用FAN算法完成串扰时延故障的测试矢量生成,并且利用其多路回退和回溯等主要特色,来提高测试生成算法的效率。(本文来源于《湖南科技学院学报》期刊2010年04期）
颜学龙,梁晓琳,尚玉玲[6]（2009）在《基于MAF模型的串扰时延故障的测试矢量生成》一文中研究指出随着深亚微米技术,串扰噪声问题越来越严重。利用MAF模型的基本思想,探讨了一种串扰时延最大化算法,并且利用被修改的FAN算法,生成测试矢量。对于一条敏化通路,利用被修改的FAN算法适当地激活相应的攻击线和受害线,使电路在最恶劣情况下引起最大通路时延,从而实现更有效的时延测试。在标准电路ISCAS’85上进行实验验证,结果表明:该算法对于多攻击线的串扰时延故障的测试矢量产生是有效的。(本文来源于《计算机工程与应用》期刊2009年19期）
何怡刚,杜社会,阳辉,方葛丰[7]（2009）在《基于BIST的动态可重构FPGA的时延故障测试方法》一文中研究指出FPGA市场已经进入极速发展时代,不同的销售商已向市场投入更多更快的FPGA器件。随着FPGA器件的迅速发展,FP-GA的密度和复杂程度也越来越高,使大量的故障难以使用传统方法进行测试,因此,对FPGA器件的故障测试和故障诊断方法进行更全面的研究具有重要意义。为此重点研究了动态重构FPGA及其基本结构、特点;在此基础上探讨了基于BIST技术的FPGA时延故障测试方法,并成功应用于Lattice ORCA 2C系列FPGA中。实验证明,该BIST方法是可行且有效的,并且不需要昂贵的ATE设备。(本文来源于《计算机测量与控制》期刊2009年01期）
杨德才,陈光,谢永乐[8]（2009）在《阵列乘法器通路时延故障的内建自测试》一文中研究指出阵列乘法器因高度集成和高速运行,容易受到时延故障的困扰。该文对阵列乘法器的通路时延故障提出了一种用累加器实现的以单跳变序列作为测试序列的内建自测试方案。已有的理论和实践表明采用单跳变测试序列比多跳变序列具有更高的测试鲁棒性。同时,该文的测试方案在测试通路覆盖率和测试向量数之间做到了兼顾。仿真结果表明这种单跳变测试序列具有高测试通路覆盖率。此外,测试生成通过系统已有累加器的复用可节省硬件成本开销。(本文来源于《电子与信息学报》期刊2009年01期）
杨德才,谢永乐,陈光[9]（2008）在《并行前置树型加法器的通路时延故障测试》一文中研究指出时延故障对高速运算电路性能有着关键性的影响,本文对其中之一的并行前置树型加法器的通路时延故障测试作了研究。在分析其结构特点的基础上研究了其通路时延故障的可测性,结果表明并行前置树型加法器所有通路都可实现单通路无险象强健时延故障测试,这是时延故障测试中最严格的测试条件。在此基础上,本文提出了通路选择方法,用来选择一组基本通路,使得其他通路的时延可以通过对所选择的基本通路测试计算而得,无需对所有的通路作测试,这样既保证了电路的性能,又提高了测试的效率。仿真结果表明了这种方案的有效性。(本文来源于《电子测量与仪器学报》期刊2008年04期）
杨德才,谢永乐,陈光[10]（2008）在《时延故障低成本单跳变测试序列生成器(英文)》一文中研究指出为了避免时延故障测试因额外测试器插入导致过高的硬件成本和性能降低,本文提出了一种内建自测试测试向量生成器设计。该方案通过对累加器结构作低成本的设计改进,并通过一种高效的单跳变序列生成算法设计了时延故障测试序列生成器。该设计改动微乎其微,通过将原有加法单元替换为一种改进的加法单元,对加法器原有关键通路无任何额外的时延影响。该累加器可执行通常的累加运算,在测试时又可担当测试器。与以往的方法相比,具有两个显着优点:低的硬件成本及低的时间开销。由于累加器在VLSI电路中普遍存在,本文的复用设计节省硬件成本,可有效用于强健时延故障的测试序列生成。(本文来源于《四川大学学报(工程科学版)》期刊2008年04期）
时延故障测试论文开题报告
（1）论文研究背景及目的
此处内容要求：
首先简单简介论文所研究问题的基本概念和背景，再而简单明了地指出论文所要研究解决的具体问题，并提出你的论文准备的观点或解决方法。
写法范例：
随着集成电路高度集成化及深亚微米技术的迅速发展，为了确保数字电路的正确性，不仅需要验证其逻辑功能是否正确，更需要验证其时序特性。在这种环境下，测试功耗、测试数据量和覆盖率的问题变得更加严重。针对这叁个方面的问题，本文提出了有效的解决方案，降低时延故障测试的成本，提高测试质量。论文工作包括：(1)在功耗方面，主要有基于DFT的方法和基于X位填充的方法。基于DFT的方法主要有多周期测试和分块测试两种方法。在时延故障测试中，这些方法因其固有的限制，无法在既不影响测试成本又能保住测试质量的前提下降低功耗。多周期测试方法可以降低电路的测试功耗，但是它可能引起捕获冲突，造成一部分故障不可测，从而需要更多的测试向量来保证覆盖率。本文提出基于整数线性规划的优化方法来实现多周期捕获冲突最小化，保证在几乎不增加数据量的前提下降低功耗。分块测试方法通过在一个周期内只测试一部分电路实现低功耗，其弊端是不能覆盖所有故障，需要额外测试耦合部分以保证覆盖率。本文提出最小化耦合部分的方法，实现了无覆盖率损失的低功耗测试方案。相对于DFT方法，基于X位填充的方法成本低，但是它不能直接应用在线性数据压缩的测试环境中，因为X位填充不仅要实现低功耗，而且要满足向量可以被压缩。本文通过分析线性解码器的结构和原理，将向量可压缩的约束条件转换为虚拟电路，成为电路的一部分，将问题转换为传统X位填充问题，从而可以利用以往的低功耗方法来降低测试功耗。(2)在测试数据方面，时延故障测试比功能测试需要更多的测试数据量。测试数据量不仅包括测试激励还包括测试响应，很多方法只关注两个问题中的一个。本文分析电路的拓扑结构和时延故障的特征，提出了基于广播的测试激励压缩方法和基于异或门网络的测试响应压缩器，极大程度地降低了测试数据量。(3)在覆盖率方面，时延故障的测试方法中，宽边延迟测试应用最为广泛，但是它的覆盖率最低。本文对宽边测试的ATPG过程进行分析，找到了覆盖率低的本质原因，提出了新的冲突度量标准用来解决触发器的选择和分配问题，打破了宽边测试的功能依赖，覆盖率可以提高到增强扫描测试方法的水平。
（2）本文研究方法
调查法：该方法是有目的、有系统的搜集有关研究对象的具体信息。
观察法：用自己的感官和辅助工具直接观察研究对象从而得到有关信息。
实验法：通过主支变革、控制研究对象来发现与确认事物间的因果关系。
文献研究法：通过调查文献来获得资料，从而全面的、正确的了解掌握研究方法。
实证研究法：依据现有的科学理论和实践的需要提出设计。
定性分析法：对研究对象进行“质”的方面的研究，这个方法需要计算的数据较少。
定量分析法：通过具体的数字，使人们对研究对象的认识进一步精确化。
跨学科研究法：运用多学科的理论、方法和成果从整体上对某一课题进行研究。
功能分析法：这是社会科学用来分析社会现象的一种方法，从某一功能出发研究多个方面的影响。
模拟法：通过创设一个与原型相似的模型来间接研究原型某种特性的一种形容方法。
时延故障测试论文参考文献
[1].尚玉玲,彭彩军.基于SAT的串扰时延故障测试[J].计算机工程与应用.2016
[2].陈振.数字系统时延故障的低成本高质量测试方法研究[D].清华大学.2012
[3].姜升.基于SAT的通路时延故障测试生成技术的研究[D].北京交通大学.2011
[4].刘丽.时延测试故障模拟方法研究[D].湖南大学.2010
[5].梁晓琳.基于FAN算法的串扰时延故障的测试矢量生成[J].湖南科技学院学报.2010
[6].颜学龙,梁晓琳,尚玉玲.基于MAF模型的串扰时延故障的测试矢量生成[J].计算机工程与应用.2009
[7].何怡刚,杜社会,阳辉,方葛丰.基于BIST的动态可重构FPGA的时延故障测试方法[J].计算机测量与控制.2009
[8].杨德才,陈光,谢永乐.阵列乘法器通路时延故障的内建自测试[J].电子与信息学报.2009
[9].杨德才,谢永乐,陈光.并行前置树型加法器的通路时延故障测试[J].电子测量与仪器学报.2008
[10].杨德才,谢永乐,陈光.时延故障低成本单跳变测试序列生成器(英文)[J].四川大学学报(工程科学版).2008