导读:本文包含了锁相环频率源论文开题报告文献综述及选题提纲参考文献，主要关键词:低功耗,低噪声宽带,锁相环频率综合器
锁相环频率源论文文献综述
张毅,郗茜[1]（2019）在《低功耗低噪声宽带锁相环频率综合器设计分析》一文中研究指出在我国科学技术升级以及社会经济的高速发展的过程中,也为我国的电子设备带去了全新的发展机遇与挑战。对于现代化的电子系统而言,频率综合器使其系统的重要组成,其无论是在确保电子设备性能方面,还是RFID信号的收发领域都起到尤为重要的作用。(本文来源于《数码世界》期刊2019年07期）
于越[2]（2019）在《应用于卫星导航频段锁相环频率综合器的设计》一文中研究指出频率综合器是一种高精度、高稳定的频率产生系统,用于在卫星导航系统接收机中产生重要的本振信号。随着卫星通信的快速发展,频率综合器的使用范围越来越广,所以在当今的卫星通信中,要求接收机能够兼容多种工作场合的工作频段。因此,更大的频率输出范围,更低的系统噪声和系统功耗,易于小型集成化成为了频率综合器芯片的设计目标。出于信道间隔和信道切换灵活度的考虑,小数型频率综合器取代整数型频率综合器成为了更好的选择。本文选取锁相环作为卫星导航接收机系统中频率综合器的结构。基于小数分频锁相环系统的复杂性,频率综合器采用自顶向下的设计流程,首先通过MATLAB对锁相环进行稳定性分析和环路参数的确定,然后利用Cadence平台进行电路级设计,从而保证锁相环系统的可靠性。在完成锁相环系统电路级设计之后,还需要对系统进行性能评估,得到锁相环系统的整体噪声性能。在分析系统噪声性能时,本文首先推导和分析了锁相环系统的噪声传递函数,并通过噪声传递函数为锁相环系统建立了MATLAB噪声模型,将电路各模块单独仿真时得到的噪声数据导入至MATLAB噪声模型中,拟合成最终的整体系统噪声。传统运放型电荷泵受工艺角和环境温度的影响,会恶化电荷泵的充放电电流,使充放电电流不匹配。本文提出了一种新型电荷泵电路,根据电荷泵工作时工艺角和温度的不同,在电荷泵电路中加不同的补偿电流。补偿电流降低了电荷泵的电流失配比,优化了整体环路的相位噪声。本文详细分析了整数分频和小数分频的特点,枚举了不同的小数分频方案,根据数字调制器的原理特点,设计了一款输入位宽20bit的MASH1-1-1数字调制器,通过了Cadence平台的验证,完成了MASH1-1-1数字调制器的版图。本文采用SMIC0.18umCMOS工艺设计了一款小数型锁相环频率综合器。通过仿真结果表明,频率综合器的输出频率范围为1.45GHz~1.8GHz,相位噪声为-121dBc/Hz@1MHz,锁定时间为12us左右,整个锁相环频率综合器芯片符合卫星导航系统接收机的指标。(本文来源于《桂林电子科技大学》期刊2019-05-30）
闫冲,王强,李晓慧,马东磊[3]（2019）在《基于小数分频锁相环的低杂散频率源设计》一文中研究指出通过研究小数分频锁相环输出的杂散抑制特性,提出使用变化的环路带宽和输出匹配实现锁相环的低杂散性能,实现了1.5-2.5GHz全频带杂散抑制优于-65dBc的锁相环设计。经过测试,近端杂散指标≤-65dBc,远端杂散指标≤-75dBc。测试结果显示,方案减小了小数分频锁相环的整数边界杂散,具有低杂散、低相噪和小型化的特点。(本文来源于《电子质量》期刊2019年04期）
张文宝,唐民[4]（2019）在《低功耗低噪声宽带锁相环频率综合器设计》一文中研究指出随着科学技术的快速发展以及社会经济的进步,我国的电子设备也迎来了新的发展机遇。而频率综合器作为现代电子系统的基础组成部分,在保证电子设备功能、无线射频信号收发等领域发挥着极为重要的作用。而如何缩小频率综合器的规模,降低其使用功耗和噪音,是现阶段锁相环频率综合器的主要研究方向。本文基于频率综合器的基础上,对如何降低其功耗和噪声做了深入的分析探讨,以期为相关工作人员提供指导和帮助。(本文来源于《电子技术与软件工程》期刊2019年01期）
徐严[5]（2018）在《低噪声锁相环频率合成器的研究与设计》一文中研究指出在过去的几十年中,无线电市场的需求呈指数增长。为了迎合市场的需求规律,在新无线电标准下,必须降低无线设备的制造成本、提高电池使用寿命、降低无线电设备功耗。频率合成器是无线收发器中最重要的组件之一。随着射频(RF)技术的发展,低噪声、低功耗频率合成器是未来的发展趋势。锁相环是频率合成器的典型代表,本文设计并实现了一款低噪声锁相环。首先分析了锁相环的环路传输特性,环路稳定性及电路的性能。然后分析各个模块噪声对环路噪声的贡献。本文分别设计了两种类型的压控振荡器,一种是基于自偏置线性跨导技术的CMOS LC压控振荡器,采用NMOS和PMOS开关晶体管降低了功耗;消除了单端NMOS或PMOS的LC振荡器结构中所需要的RF扼流圈电感,大大降低了芯片面积;另一方面通过从MOS器件漏级到LC谐振回路的容性反馈提高振荡幅度和减少LC回路负载,并通过理论计算和仿真证明了其优越的相位噪声性能。该VCO采用65nm CMOS工艺测试,实现了包括调谐范围的品质因子(FOMT)196.5～199.5dBc/Hz。另外设计实现了一种差分结构的环形振荡器,该结构的压控振荡器由自偏置结构和对称负载的延迟单元组成,有效的抑制共模噪声,降低电源波动和外界扰动对压控振荡器噪声的影响,通过缓冲单元,输出差分信号被转换为50%占空比的时钟信号。仿真结果显示,该压控振荡器具有较低的相位噪声,满足锁相环的性能要求。另外同时设计了鉴频鉴相器、电荷泵、滤波器、分频器等模块,最后使用Matlab仿真验证了整体系统的稳定性。所提出的锁相环采用了 0.18μmCMOS进行了版图设计及后仿真,核心芯片面积为0.24mm2,锁相环的输出频率范围:0.13～1GHz,1MHz偏移处的相位噪声为-85.1～-89.4 dBc/Hz,在1.8 V电源电压下的功耗为2.8～8.6mW,锁定时间小于50μs。(本文来源于《南京邮电大学》期刊2018-11-14）
马意彭,葛飞翔[6]（2018）在《基于0.18μm CMOS工艺的锁相环频率综合器设计》一文中研究指出本文设计了一种基于3.3V0.18um CMOS工艺的锁相环频率综合器电路,该电路的压控振荡器部分采用LC型压控振荡器,保证了高谐振频率与低相位噪声。锁相环频率综合器输出频率在0.9GHz-9.2GHz之间,相位噪声为-95d B,锁定时间为6.1μs,适用于时钟频率在1.2GHz-9GHz之间的应用场合。(本文来源于《电子技术与软件工程》期刊2018年12期）
梁鸿志[7]（2018）在《基于CMOS工艺的分数锁相环频率综合器关键技术研究》一文中研究指出在雷达及无线通信的收发系统中锁相环频率综合器主要用于载波的产生,所以锁相环系统性能的优劣直接关系到收发机中数据调制/解调的准确性。此外在雷达通信中,对信道切换速度和频率扫描范围均由严格要求,反映在锁相环系统性能参数即为锁定时间和调谐范围。所以对于宽输出范围、低相位噪声和快速锁定的锁相环频率综合器研究是目前模拟集成电路行业的趋势和热点,本设计基于CMOS工艺针对于上述要求和挑战从系统整体和各模块具体实现展开了深入研究。本论文首先从锁相环频率综合器电路的发展历程、类型分类和基础原理等方面阐述了电路设计难点及系统参数性能所关联的模块。为了从反馈系统层面上对环路稳定性和传输特性进行分析,对电荷泵模块进行输出电流连续性假设从而建立系统线性时不变的s域模型。再者,通过对ku波段雷达收发系统中锁相环性能需求分析具体到各模块所需的初步设计参数指标。其次,阐述了鉴频鉴相器(PFD)常规的电路结构及各模块组成,在保证性能需求下选择了功耗较低的真单项锁存(TSPC)结构的DFF结构,为了追求实际情况下的低噪性能,其中在用于消除死区时间的复位延时模块由可控延时链构成。基于目前已有的提高电流匹配的运放钳位结构介绍,提出了本设计中为了应对更多场景的可编程电荷泵结构。在C类VCO结构基础上采用了反馈偏置环结构不仅优化了相位噪声同时提高了模块起振的可靠性,详细说明了VCO各电子器件在设计过程中的参数分析和计算。再者,反馈通路中的可编程分频器模块由预模四分频、双模分频器、吞咽脉冲分频器和数字的Delta-sigma调制器构成,介绍了各模块的基本电路结构和工作原理。着重介绍了数字ΔΣ调制器实现的两类结构,分析了各类型的噪声传输特性。最后,由于射频模块版图中的非理想性,阐述了版图绘制中的注意事项,并给出了本设计中系统版图和仿真结果。基于TSMC 65nm工艺、1.2V电源电压,其加上PAD后版图总面积为1933 m×1552 m(3.00mm~2)。采用6-bit电容阵列结构实现了中心频率15GHz,频率覆盖范围为13.5GHz~17.5GHz,锁定时间小于50us,且不同工艺角下高频相噪不高于-106.22dBc/Hz@1MHz,低频相噪不高于-110.8dBc/Hz@1MHz。(本文来源于《西安电子科技大学》期刊2018-06-01）
史鹏鹏[8]（2018）在《多模多标准CMOS锁相环频率综合器中小数分频器的设计》一文中研究指出随着无线通信技术的快速发展和通信设备的升级换代,多模多标准的无线通信系统开始极具应用前景与现实需求,因此多模多标准射频收发机的设计也迅速成为研究人员关注的热点。作为射频收发机中的关键模块,频率综合器能够为发射机和接收机提供稳定的本振信号,因此其性能优劣将直接影响整个射频收发机的性能。本课题将研究并设计频率综合器中的关键模块小数分频器。本文首先介绍小数频率综合器的基本理论与系统结构,剖析了各个子模块的结构与其线性化模型,然后推导了锁相环频率综合器系统的传递函数,并深入研究了环路的稳定性与相位噪声模型。本课题中小数分频器主要由叁个子模块组成,分别为高速二分频器、0.5步进可编程分频器和Δ-Σ调制器。本设计中高速二分频器采用源级耦合形式的触发器实现,能够工作在1GHz~8GHz的频率范围内,同时将VCO的输出信号进行二分频从而得到四相正交信号。0.5步进可编程分频器由相位切换电路与整数可编程分频器组成,其中相位切换电路能够实现0.5步进,能够有效降低电路中的量化噪声。整数可编程分频器采用5级2/3分频器级联而成,并且加入逻辑门以扩展其分频比,实际结构可以实现4~63的分频比范围。Δ-Σ调制器模块则采用半定制的方法实现,采用了一种新型的HJ-MASH 1-1-1结构,该结构不仅有效增加了输出序列长度以及具备良好的杂散抑制效果,而且具有较高的结构稳定性。本课题中的小数分频器是基于TSMC 0.18μm RF CMOS工艺进行设计,包含焊盘的整体版图面积为1.10 mm×0.54 mm,后仿真结果表明:在最差情况下,小数分频器在0.4 GHz~8.3 GHz频率范围内能够正常分频,整体电路分频比范围为32~504,总电流为9.20mA,满足课题的设计指标要求。(本文来源于《东南大学》期刊2018-05-28）
韩文革[9]（2018）在《基于叁阶锁相环频率合成技术的时钟源设计》一文中研究指出随着现代测试技术、数字通信技术的飞速发展,各种新型的电子设备和通信系统对频率合成技术提出了越来越高的要求。在雷达、电子对抗、导航、航空航天、深空探测、无线通信等领域中,需要输入高速、高精度、低抖动、低频偏的时钟信号,完成对信号的发送、接收以及数据的存储,并结合其他测试设备来验证信号处理过程的正确性以及技术指标的满足程度。时钟源正是驱动这一任务完成的重要通用性测试设备。因此,研究并设计一种频率可调的、高精度、高可靠性、高稳定性的时钟源具有重要意义。本文主要研究并设计了一种基于叁阶锁相环频率合成技术的时钟源,以锁相环技术为基础提出了系统的总体设计方案。首先对锁相环的原理及其各个组成部分进行了描述,并提出了时钟源设计的技术指标。然后对指标要求中的高频率分辨率与低相位噪声进行了分析,并提出相应的解决途径。其次根据指标要求进行了硬件电路设计,包括两级小数分频锁相环、锁相环滤波器、同步分频器、USB接口电路和输出接口等。最后,对设计的时钟源系统进行了输出频率与相位噪声测试,通过对测试结果的分析与对比,验证了系统的正确性与可行性且达到了设计的技术指标要求。(本文来源于《中北大学》期刊2018-05-26）
安坤[10]（2018）在《智能型锁相环频率综合器》一文中研究指出频率综合器作为现代通讯系统中的重要组成部分,广泛应用于雷达、射频系统、Wi-Fi等无线通讯系统。锁相环为收发机提供时钟信号,保证微处理器的时序正确,在航空航天中用于锁相。为了提供稳定而又纯净的高频信号,同时也要适应高速通讯要求,设计一个功能齐全、快速锁定的锁相环频率综合器,在当今这个依靠无线通讯而联系起来的世界显得尤为重要。本论文设计了一款快速锁定的带自动频率校正(AFC)的小数分频锁相环电路,频率覆盖范围为1.6GHz~2.0GHz。首先,采用Simulink软件对锁相环电路各个子模块进行建模,其中包括鉴频鉴相器、电荷泵、环路滤波器、压控振荡器、分频器。锁相环线性模型用于探究环路参数合理性;非线性模型用于模拟实际电路工作情况;噪声模型用于研究噪声对整体环路输出带来的影响。随后,基于CMOS工艺设计各个模块的晶体管级电路并对其进行版图设计和后仿验证。其中,鉴频鉴相器采用D触发器下降沿触发的结构;电荷泵采用双通路电路结构,其开关管采用传输门的形式;环路滤波器采用叁阶滤波器结构;压控振荡器采用PMOS-NMOS互补结构;分频器分别采用了PS计数器和行波计数器两种结构。随后,采用自动频率校正技术,寻找目标频率所在的正确调谐曲线,使得锁相环可以在16根调谐曲线之间快速切换。最后,将神经网络技术与传统的压控振荡器相结合,提出了一种基于神经网络技术对压控振荡器调谐曲线线性度的优化系统,并且在MATLAB上进行了仿真验证。为传统锁相环电路的优化带来了一种全新的思路。该锁相环电路基于GSMC 0.13?m RF工艺,工作电压为1.2V,整体版图面积为1.425?1.390mm~2,输出频率范围为1.6GHz~2.0GHz,整体功耗为20m W,最差锁定时间为50?s,压控振荡器在1MHz处的相位噪声浮动范围为-120~-124dBc/Hz@1MHz。(本文来源于《电子科技大学》期刊2018-04-01）
锁相环频率源论文开题报告
（1）论文研究背景及目的
此处内容要求：
首先简单简介论文所研究问题的基本概念和背景，再而简单明了地指出论文所要研究解决的具体问题，并提出你的论文准备的观点或解决方法。
写法范例：
频率综合器是一种高精度、高稳定的频率产生系统,用于在卫星导航系统接收机中产生重要的本振信号。随着卫星通信的快速发展,频率综合器的使用范围越来越广,所以在当今的卫星通信中,要求接收机能够兼容多种工作场合的工作频段。因此,更大的频率输出范围,更低的系统噪声和系统功耗,易于小型集成化成为了频率综合器芯片的设计目标。出于信道间隔和信道切换灵活度的考虑,小数型频率综合器取代整数型频率综合器成为了更好的选择。本文选取锁相环作为卫星导航接收机系统中频率综合器的结构。基于小数分频锁相环系统的复杂性,频率综合器采用自顶向下的设计流程,首先通过MATLAB对锁相环进行稳定性分析和环路参数的确定,然后利用Cadence平台进行电路级设计,从而保证锁相环系统的可靠性。在完成锁相环系统电路级设计之后,还需要对系统进行性能评估,得到锁相环系统的整体噪声性能。在分析系统噪声性能时,本文首先推导和分析了锁相环系统的噪声传递函数,并通过噪声传递函数为锁相环系统建立了MATLAB噪声模型,将电路各模块单独仿真时得到的噪声数据导入至MATLAB噪声模型中,拟合成最终的整体系统噪声。传统运放型电荷泵受工艺角和环境温度的影响,会恶化电荷泵的充放电电流,使充放电电流不匹配。本文提出了一种新型电荷泵电路,根据电荷泵工作时工艺角和温度的不同,在电荷泵电路中加不同的补偿电流。补偿电流降低了电荷泵的电流失配比,优化了整体环路的相位噪声。本文详细分析了整数分频和小数分频的特点,枚举了不同的小数分频方案,根据数字调制器的原理特点,设计了一款输入位宽20bit的MASH1-1-1数字调制器,通过了Cadence平台的验证,完成了MASH1-1-1数字调制器的版图。本文采用SMIC0.18umCMOS工艺设计了一款小数型锁相环频率综合器。通过仿真结果表明,频率综合器的输出频率范围为1.45GHz~1.8GHz,相位噪声为-121dBc/Hz@1MHz,锁定时间为12us左右,整个锁相环频率综合器芯片符合卫星导航系统接收机的指标。
（2）本文研究方法
调查法：该方法是有目的、有系统的搜集有关研究对象的具体信息。
观察法：用自己的感官和辅助工具直接观察研究对象从而得到有关信息。
实验法：通过主支变革、控制研究对象来发现与确认事物间的因果关系。
文献研究法：通过调查文献来获得资料，从而全面的、正确的了解掌握研究方法。
实证研究法：依据现有的科学理论和实践的需要提出设计。
定性分析法：对研究对象进行“质”的方面的研究，这个方法需要计算的数据较少。
定量分析法：通过具体的数字，使人们对研究对象的认识进一步精确化。
跨学科研究法：运用多学科的理论、方法和成果从整体上对某一课题进行研究。
功能分析法：这是社会科学用来分析社会现象的一种方法，从某一功能出发研究多个方面的影响。
模拟法：通过创设一个与原型相似的模型来间接研究原型某种特性的一种形容方法。
锁相环频率源论文参考文献
[1].张毅,郗茜.低功耗低噪声宽带锁相环频率综合器设计分析[J].数码世界.2019
[2].于越.应用于卫星导航频段锁相环频率综合器的设计[D].桂林电子科技大学.2019
[3].闫冲,王强,李晓慧,马东磊.基于小数分频锁相环的低杂散频率源设计[J].电子质量.2019
[4].张文宝,唐民.低功耗低噪声宽带锁相环频率综合器设计[J].电子技术与软件工程.2019
[5].徐严.低噪声锁相环频率合成器的研究与设计[D].南京邮电大学.2018
[6].马意彭,葛飞翔.基于0.18μmCMOS工艺的锁相环频率综合器设计[J].电子技术与软件工程.2018
[7].梁鸿志.基于CMOS工艺的分数锁相环频率综合器关键技术研究[D].西安电子科技大学.2018
[8].史鹏鹏.多模多标准CMOS锁相环频率综合器中小数分频器的设计[D].东南大学.2018
[9].韩文革.基于叁阶锁相环频率合成技术的时钟源设计[D].中北大学.2018
[10].安坤.智能型锁相环频率综合器[D].电子科技大学.2018