导读:本文包含了扫描链测试论文开题报告文献综述及选题提纲参考文献，主要关键词:测试数据,矩阵,合并
扫描链测试论文文献综述
黄贵林,吴其林[1]（2017）在《基于多扫描链的测试集二维矩阵合并方法》一文中研究指出随着集成电路设计制造水平的提升,电路的集成度也在不断提高,电路测试所需数据量也在不断增长,为解决自动测试设备(ATE)存在的一些新的挑战,提出了基于多扫描链的测试集二维矩阵合并方法,复用片上网络(NoC)架构,广播目标测试集,提高了测试可访问性.实验表明,与同类方案相比,该方案的合并压缩率提高了3.6%,且矩阵分离电路简单.(本文来源于《赤峰学院学报(自然科学版)》期刊2017年19期）
朱侠[2]（2017）在《“绑定中测试”影响下的3D芯片扫描链优化设计》一文中研究指出随着工艺技术水平的不断提升,单个芯片上集成的器件单元数量急剧增加,芯片面积不断增大。单元间连线的增长既影响工作速度又占用大量面积,严重影响集成电路集成度和速度的进一步提高。于是,叁维(Three Dimensional,3D)集成技术应运而生。叁维集成电路通过硅通孔实现垂直方向上的互连,能够有效地减少芯片面积、提高封装密度、改善芯片的工作速度、降低芯片功耗和延时。但随着芯片复杂度的增加,制造成本、测试问题、故障概率、热量引起的可靠性等一系列问题变得异常突出。在这众多问题中,如何缩短3D芯片的测试时间以降低成本,重要性日益凸显,已经成为了研究的热点。本文主要的目的是通过对3D芯片扫描链的优化设计来降低测试时间。主要贡献和创新点如下:1.对故障覆盖率影响下的单次“绑定中测试”并行测试技术进行研究。为减少3D芯片“绑定中测试”的测试时间,降低测试成本,本文以裸片迭裸片(Die-to-Die)的堆迭方式为例,以“绑定中测试”阶段的3D半成品芯片为被测对象。在TAM宽度的限制下,考虑各个芯核故障覆盖率的不同要求,研究故障覆盖率对多扫描链均衡设计的影响,进而提出了基于贪心策略的“绑定中测试”并行测试区间优化算法,综合考虑故障覆盖率和扫描链长度这两个因素,缩短单次“绑定中测试”的测试时间,降低测试成本。在ITC′02 So C基准电路上的实验结果表明,本章方法比只单纯考虑均衡扫描链长度的方法最高降低了29.76%的测试时间。2.提出了基于芯核分层布图的3D芯片扫描链协同优化设计。利用基于芯核分层布图的改进模拟退火算法实现对3D芯片中芯核的布图设计,使得每一层电路中的芯核密度尽可能的均匀。在对3D芯片中的芯核进行合理化布图设计的基础上,利用扫描链分配算法实现“绑定中测试”复用“绑定前测试”扫描链的方式,协同优化3D芯片的总测试时间,降低电路的硬件开销。在ITC′02 So C基准电路上的实验结果表明,本章方法在TSV数量的约束下,测试时间和电路的硬件开销分别最高降低了27.26%和89.70%,且各层芯核布图更加均匀。(本文来源于《合肥工业大学》期刊2017-04-01）
黄贵林,郑尚志,吴其林[3]（2016）在《基于多扫描链的片上网络测试集归并方法》一文中研究指出电路集成度在不断上升,电路测试的数据量也越来越大,为解决因此造成的自动测试设备(ATE)存储容量和带宽之间的矛盾,提出了一种复用片上网络(No C)架构,多扫描链测试集归并算法,提高了测试可访问性。将扫描链长度长但数量相同的测试集合并短的测试集,逐步将所有不同的测试集归并成一个测试集。实验表明,与同类经典方案相比,该方案的归并压缩率提高了7.6%。(本文来源于《自动化应用》期刊2016年10期）
邬子婴,崔明明[4]（2016）在《支持多路混合电压边界扫描链测试的适配方案》一文中研究指出从边界扫描链的基本结构和边界扫描链的构建原则入手,提出了一种支持电路板上多路混合电压边界扫描链测试的适配方案,有效解决了同一电路板上混合电压的边界扫描链不能用同一JTAG控制器测试的问题。该适配方案可将电路板上不同电压的边界扫描链路经电平转换后由用户自主选择是分链测试,还是构成一条链路进行测试。该适配方案灵活简便,可增强芯片间的互连测试能力,并提高电路板的测试覆盖率。(本文来源于《航空电子技术》期刊2016年03期）
邝继顺,刘杰镗,张亮[5]（2015）在《基于镜像对称参考切片的多扫描链测试数据压缩方法》一文中研究指出为了减少测试数据和测试时间,该文提出一种基于镜像对称参考切片的多扫描链测试数据压缩方法。采用两个相互镜像对称的参考切片与扫描切片做相容性比较,提高了相容概率。若扫描切片与参考切片相容,只需要很少的几位编码就可以表示这个扫描切片,并且可以并行载入多扫描链;若不相容,参考切片被该扫描切片替换。提出一种最长相容策略,用来处理扫描切片与参考切片同时满足多种相容关系时的选取问题。根据Huffman编码原理确定不同相容情况的编码码字,可以进一步提高测试数据的压缩率。实验结果表明所提方法的平均测试数据压缩率达到了69.13%。(本文来源于《电子与信息学报》期刊2015年06期）
刘杰镗[6]（2015）在《多扫描链测试数据压缩方法研究》一文中研究指出随着现代工业技术的不断发展,数字电路的集成度越来越高,系统芯片(System-on-a-Chip,SoC)上集成的知识产权核(Intellectual Property,IP)越来越多,功能也越来越复杂。在测试过程中,为了保证较高的测试故障覆盖率,不断增加的芯片复杂度使测试数据量大幅增加,由此增加了对自动测试仪(Automatic Test Equipment,ATE)存储容量和带宽的要求,并且会导致测试应用时间过长、测试功耗过大。因此,减小测试数据量是SoC测试的一个研究热点,在这些研究中,测试数据压缩是解决测试数据量过大和测试时间过长的有效方法之一。本文主要针对SoC测试激励数据压缩进行了研究,主要创新性工作有:(1)提出一种基于镜像对称参考切片的多扫描链测试数据压缩方法。该方法采用两个相互镜像对称的参考切片与扫描切片做相容性比较,相比单参考切片提高了相容概率。若扫描切片与参考切片相容,只需要很少的几位编码就可以表示这个扫描切片,并且可以并行载入多扫描链;若不相容,参考切片被该扫描切片替换。提出一种贪婪相容策略,用来处理扫描切片与参考切片同时满足多种相容关系时的选取问题。根据Huffman编码原理确定不同相容情况的编码码字,进一步提高了测试数据的压缩率。(2)提出了一种基于变换编码的测试数据广播压缩方法。该方法将变换编码应用到广播扫描压缩方法中,通过hadamard矩阵变换将原测试集拆分成主分量和残差分量。采用列最大匹配策略对主分量进行选取,使得更多的残差分量满足广播的条件。实验结果表明,在增加一定硬件成本的基础上,提高了广播向量的数目,不仅提高了测试数据压缩率,同时减少了测试时间。本文采用MinTest测试集,针对ISCAS’89基准电路做了相关的实验。实验结果表明,本文提出的两种方法都取得了较好的压缩效果,减少了测试应用时间和测试功耗。(本文来源于《湖南大学》期刊2015-05-06）
周剑斌[7]（2015）在《一种基于部分扫描链的针对故障注入攻击的密码芯片安全测试方法》一文中研究指出随着数据挖掘、车联网、云计算和智能家居等技术的提出与兴起,互联网已变得家喻户晓,其影响力之惊人也是史无前例,网络信息安全因此越来越多的被关注与重视。信息安全的基础是对数据和信源的保护,密码芯片是保护隐私信息的重要选择,正被广泛应用于重要的信息安全领域和隐私保护场合,但如果密码芯片自身的安全测试存在问题,那么信息安全便将是纸上谈兵。目前,故障注入攻击方法已经对密码芯片产生严重威胁。可是由于对密码芯片有效故障注入的困难和测试管脚的限制,对于密码芯片面对故障注入威胁的安全性测试仍然是费时费力的采样测试而不是批量测试,而且,当前对于密码芯片的测试仍然是传统的功能测试。针对上述问题,本文对故障注入攻击下的密码芯片,提出了一种基于部分扫描链的安全性测试方法,该方法将可测性设计技术引入到密码芯片的安全测试领域,将有效地将密码芯片的安全测试往批量测试方向推进,从而增加测试手段和效率。为筛选出插入扫描链的敏感寄存器,本文搭建了一个自动化的软故障仿真平台来模拟故障注入攻击密码芯片,通过仿真的软故障发生率结果,仅将敏感寄存器插入扫描链当中,这样在减少插入扫描链的寄存器数目同时,又很好地保证了对硬件电路的可控制性和可观测性。同时,本文结合故障注入攻击加(解)密算法的理论知识来筛选敏感寄存器,使得敏感寄存器的筛选更有依据,通过仅将这些敏感寄存器插入扫描链,进行部分扫描链综合和测试向量生成实验。对高级加密标准AES基准电路的实验结果表明,该方法具有面积开销小、自动化程度高的特点,适合密码芯片批量测试,可改变密码芯片未经测试即投放市场的现状,从而大幅提高密码芯片安全可靠性。(本文来源于《电子科技大学》期刊2015-04-01）
刘军,吴玺,裴颂伟,王伟,陈田[8]（2015）在《基于跨度和虚拟层的叁维芯核测试外壳扫描链优化方法》一文中研究指出为减少叁维芯核绑定前和绑定后的测试时间,降低测试成本,提出了基于跨度和虚拟层的叁维芯核测试外壳扫描链优化方法.所提方法首先通过最大化每条测试外壳扫描链的跨度,使得绑定前高层电路和低层电路的测试外壳扫描链数量尽可能相等.然后,在TSVs(Through Silicon Vias)数量的约束下,逐层的将虚拟层中的扫描元素分配到测试外壳扫描链中,以平衡绑定前后各条测试外壳扫描链的长度.实验结果表明,所提方法有效地减少了叁维芯核绑定前后测试的总时间和硬件开销.(本文来源于《电子学报》期刊2015年03期）
邓秋严[9]（2014）在《IP核测试访问和扫描链低功耗测试方法研究与实现》一文中研究指出随着半导体工艺技术的不断进步,集成电路遵循摩尔定律发展,因此电路规模和复杂度均有逐年提高的趋势。面对电路设计上的这些挑战,So C设计方法应运而生。So C方法重用了第叁方提供的IP核,因而能大大降低设计的复杂度,提高设计可靠性,缩短设计时间,逐渐成为集成电路设计的主流。基于IP核重用的So C方法在电路设计上带来便利的同时,也给集成电路可测性设计增加了新的挑战和问题。由于系统内嵌的IP核不断增多,内嵌深度不断加深,严重影响IP核测试访问的透明性,降低了IP核测试覆盖率;集成电路测试时,为了在最短时间内敏化尽可能多的电路故障,向测试电路施加的测试向量相关性很小,导致电路在短时间内翻转次数较高,造成电路测试功耗比正常工作功耗要高好几倍[7]。降低IP核测试功耗是集成电路可测性设计迫切需要解决的一个问题。本文从国内外研究热点出发,从IP核测试访问和扫描链低功耗测试技术这两方面开展了研究。主要的工作和创新点如下:1、对IP核测试标准IEEE Std 1500进行了研究分析,剖析了IEEE Std 1500在工程应用的不足之处;针对工程应用的简化测试控制方式,提出了一种简化的WBR方案。该方案具有针对性地提高IP核测试的可观察性和可控制性的特点。另外,与典型WBR方案相比,简化的WBR方案有效地降低了测试硬件开销。2、实验通过简化的控制方式验证了简化的WBR方案的有效性。实验结果表明,简化的WBR方案能有效提高IP核测试覆盖率6.99%—21.78%,相比典型WBR方案,插入的逻辑门却减少了50%。3、对IP核扫描链测试功耗的产生进行了分析,针对动态功耗产生的特点,提出了一种以扫描单元种类为筛选单位的扫描链部分输出抑制技术;在此基础上,提出了一种通过启发式算法对峰值功耗或平均功耗进行优化的筛选策略。该筛选策略在芯片面积约束下,提供了一种峰值功耗或平均功耗局部最优的筛选方案。4、搭建非定制标准逻辑库单元实现扫描链部分输出抑制技术的实验环境,验证了所提筛选策略的扫描链部分输出抑制技术的有效性。实验结果表明,在芯片面积约束下,相比扫描链输出抑制技术,提供的筛选方案使得测试峰值功耗降低了8.04%—18.09%,平均功耗降低了13.33%—14.70%。(本文来源于《国防科学技术大学》期刊2014-11-01）
焦铬,范双南[10]（2014）在《基于扫描链二次排序组合的低功耗测试方法》一文中研究指出减少SoC的测试时间是降低测试成本的有效方法。提出一种二次排序组合的扫描链平衡算法以减少IP核测试时间。算法首先对内部扫描链按升序排列,然后对其进行mod n(封装后扫描链的条数)划分,得到n个余数序列,将余数为0的序列按降序排列,与其它余数序列组合成新的序列;对新序列再进行一次mod n划分,再次得到n个余数序列,最后对各余数序列分别求和,求和的结果即为n条扫描链封装后的扫描链长度。在ITC’02基准电路上的实验结果表明,该算法能有效地缩短IP核测试时间。(本文来源于《电脑知识与技术》期刊2014年29期）
扫描链测试论文开题报告
（1）论文研究背景及目的
此处内容要求：
首先简单简介论文所研究问题的基本概念和背景，再而简单明了地指出论文所要研究解决的具体问题，并提出你的论文准备的观点或解决方法。
写法范例：
随着工艺技术水平的不断提升,单个芯片上集成的器件单元数量急剧增加,芯片面积不断增大。单元间连线的增长既影响工作速度又占用大量面积,严重影响集成电路集成度和速度的进一步提高。于是,叁维(Three Dimensional,3D)集成技术应运而生。叁维集成电路通过硅通孔实现垂直方向上的互连,能够有效地减少芯片面积、提高封装密度、改善芯片的工作速度、降低芯片功耗和延时。但随着芯片复杂度的增加,制造成本、测试问题、故障概率、热量引起的可靠性等一系列问题变得异常突出。在这众多问题中,如何缩短3D芯片的测试时间以降低成本,重要性日益凸显,已经成为了研究的热点。本文主要的目的是通过对3D芯片扫描链的优化设计来降低测试时间。主要贡献和创新点如下:1.对故障覆盖率影响下的单次“绑定中测试”并行测试技术进行研究。为减少3D芯片“绑定中测试”的测试时间,降低测试成本,本文以裸片迭裸片(Die-to-Die)的堆迭方式为例,以“绑定中测试”阶段的3D半成品芯片为被测对象。在TAM宽度的限制下,考虑各个芯核故障覆盖率的不同要求,研究故障覆盖率对多扫描链均衡设计的影响,进而提出了基于贪心策略的“绑定中测试”并行测试区间优化算法,综合考虑故障覆盖率和扫描链长度这两个因素,缩短单次“绑定中测试”的测试时间,降低测试成本。在ITC′02 So C基准电路上的实验结果表明,本章方法比只单纯考虑均衡扫描链长度的方法最高降低了29.76%的测试时间。2.提出了基于芯核分层布图的3D芯片扫描链协同优化设计。利用基于芯核分层布图的改进模拟退火算法实现对3D芯片中芯核的布图设计,使得每一层电路中的芯核密度尽可能的均匀。在对3D芯片中的芯核进行合理化布图设计的基础上,利用扫描链分配算法实现“绑定中测试”复用“绑定前测试”扫描链的方式,协同优化3D芯片的总测试时间,降低电路的硬件开销。在ITC′02 So C基准电路上的实验结果表明,本章方法在TSV数量的约束下,测试时间和电路的硬件开销分别最高降低了27.26%和89.70%,且各层芯核布图更加均匀。
（2）本文研究方法
调查法：该方法是有目的、有系统的搜集有关研究对象的具体信息。
观察法：用自己的感官和辅助工具直接观察研究对象从而得到有关信息。
实验法：通过主支变革、控制研究对象来发现与确认事物间的因果关系。
文献研究法：通过调查文献来获得资料，从而全面的、正确的了解掌握研究方法。
实证研究法：依据现有的科学理论和实践的需要提出设计。
定性分析法：对研究对象进行“质”的方面的研究，这个方法需要计算的数据较少。
定量分析法：通过具体的数字，使人们对研究对象的认识进一步精确化。
跨学科研究法：运用多学科的理论、方法和成果从整体上对某一课题进行研究。
功能分析法：这是社会科学用来分析社会现象的一种方法，从某一功能出发研究多个方面的影响。
模拟法：通过创设一个与原型相似的模型来间接研究原型某种特性的一种形容方法。
扫描链测试论文参考文献
[1].黄贵林,吴其林.基于多扫描链的测试集二维矩阵合并方法[J].赤峰学院学报(自然科学版).2017
[2].朱侠.“绑定中测试”影响下的3D芯片扫描链优化设计[D].合肥工业大学.2017
[3].黄贵林,郑尚志,吴其林.基于多扫描链的片上网络测试集归并方法[J].自动化应用.2016
[4].邬子婴,崔明明.支持多路混合电压边界扫描链测试的适配方案[J].航空电子技术.2016
[5].邝继顺,刘杰镗,张亮.基于镜像对称参考切片的多扫描链测试数据压缩方法[J].电子与信息学报.2015
[6].刘杰镗.多扫描链测试数据压缩方法研究[D].湖南大学.2015
[7].周剑斌.一种基于部分扫描链的针对故障注入攻击的密码芯片安全测试方法[D].电子科技大学.2015
[8].刘军,吴玺,裴颂伟,王伟,陈田.基于跨度和虚拟层的叁维芯核测试外壳扫描链优化方法[J].电子学报.2015
[9].邓秋严.IP核测试访问和扫描链低功耗测试方法研究与实现[D].国防科学技术大学.2014
[10].焦铬,范双南.基于扫描链二次排序组合的低功耗测试方法[J].电脑知识与技术.2014