导读:本文包含了软错误防护论文开题报告文献综述及选题提纲参考文献，主要关键词:软错误,DSP,防护
软错误防护论文文献综述
吴珍妮[1]（2018）在《通信设备的软错误防护》一文中研究指出随着集成电路特征尺寸进入纳米级,高能粒子造成的软错误已对电路的正常工作构成严重威胁。现代通信设备的集成电路具有工作频率高、存储单元数量多的特点,易受软错误影响。本文简述了软错误的原理与现象,并列举了现代通信设备中软错误造成的影响以及防护措施实例。(本文来源于《科技视界》期刊2018年17期）
马瑞君[2]（2017）在《数字集成电路的防护软错误技术研究》一文中研究指出集成电路的工艺尺寸进入纳米级别后,软错误引起的可靠性问题已经成为数字电路的可靠性问题中不可忽视的问题之一。伴随着晶体管特征尺寸的缩小,锁存器对于高能粒子轰击其内部节点而产生的软错误变得愈加的敏感。本文提出一个低开销高性能的抗辐射锁存器结构设计。提出的锁存器结构使用了 C单元结构来防护单粒子翻转(SEU)并恢复被影响节点的逻辑值。在提出的锁存器结构中还使用了钟控门和功率门来提高性能。本文的主要工作如下:首先,简要的介绍了集成电路的发展历程和关于软错误的国内外的研究现状。其次,在了解集成电路的基础上开始深入的说明软错误的基本概念。在本章对单粒子效应进行了分类,其中对于单粒子翻转(SEU)和单粒子瞬态(SET)对集成电路的影响进行了详细的图解。第叁部分是关于一些经典的锁存器结构的原理说明。在这部分会先介绍具有防护SEU能力的锁存器,然后是介绍具有防护SET能力的锁存器。在对这些锁存器的工作原理的分析的基础上还会指出其优缺点。最后是提出一个低开销高性能的锁存器结构设计。在本章节会详细论述提出的锁存器的结构、工作过程和防护软错误的原理。在后面部分,对提出的锁存器结构进行仿真实验验证并获取相关数据。在处理这些数据的基础上,对提出的锁存器结构分析其延迟、功耗和性能,通过和经典的锁存器结构的对比来查看提出的锁存器的优势所在。在同等的防护SEU能力下,提出的锁存器结构相较于FERST(feedback redundant SEU/SET-tolerant latch:反馈冗余方式容忍 SEU 和SET锁存器)锁存器,在延迟上减少了 46%,功耗上减少了 88.9%。在防护SET(Single Event Transient)的方面,提出的锁存器需要添加一个延迟单元来完成防护SET。通过HSPICE的仿真实验可以发现,提出的锁存器在各方面的性能都优于FERST锁存器。(本文来源于《安徽理工大学》期刊2017-06-02）
许海滨[3]（2015）在《FPGA软错误防护方法研究》一文中研究指出基于SRAM结构的FPGA(SRAM-based FPGA),自从问世以来一直不断向大规模,高密度,低功耗方面发展,已达到Virtex-7系列的千万门规模,凭借这些优势,SRAM型FPGA在星载设备方面备受人们关注;但其FPGA的逻辑门电路都是动态加载到SRAM中,其中配置位占FPGA存储单元的比重在99%以上;在辐射环境下,相比于ASIC、基于反熔丝结构的FPGA等,SRAM型FPGA更容易受到单粒子效应,尤其是单粒子翻转效应(single-event upset,SEU)的影响。如何提高设备的抗单粒子翻转可靠性已经成为SRAM-based FPGA系统设计时必须重点考虑的问题。本文通过对常见防护方法的防护效果、代价进行建模、理论分析、数据分析,进而期望为工程实践中防护方法的选择提供参考。主要工作分为如下叁个方面:1、将空间高能粒子对器件辐射抽象为泊松过程,在此基础上对常用的抗单粒子翻转防护方法:叁模冗余防护方法、周期刷新防护方法以及汉明码防护方法,在理论上推导分析,并对防护前、后抗单粒子翻转可靠性进行定性对比分析。2、针对整个FPGA工程采用某种单一的防护方法进行防护,代价过大,于是对其按照一定规则划分为可以独立综合映射模块,分析各个模块的抗单粒子翻转可靠性,对易出错模块进行防护,以达到用最小的代价换取性能最大限度提升。所以,对FPGA工程按照一定规则划分为模块,针对于模块实现以下5种防护方法:基于模块的叁模冗余防护方法;以牺牲速度为代价提高可靠性的基于模块的时间冗余防护方法;等时间间隔对FPGA重新擦写的周期刷新防护方法;将周期刷新和叁模冗余结合在一起提升可靠性的基于模块刷新叁模冗余防护方法;针对于BRAM进行防护的汉明码防护方法。3、对这些防护方法进行性能方面定量分析,结合FPGA的特性,从面积、速度、功耗叁方面分析防护带来的代价。分析XC4VSX55型FPGA实验数据,与理论模型预估结果基本一致。可以为工程应用中防护方法的选择提供参考。(本文来源于《西安电子科技大学》期刊2015-11-01）
曹文瑞[4]（2015）在《晶体管级与逻辑级数字集成电路软错误防护研究》一文中研究指出集成电路工艺水平的发展使得特征尺寸减小、临界电荷量变低,电路很容易受到外界影响而产生故障。不论是宇宙太空中,还是我们赖以生存的大气层中,都存在着影响集成电路可靠性的辐射粒子。高能辐射粒子撞击器件的灵敏区,会使其发生电离效应,产生高密度的电子空穴对,影响电路稳定性。辐射造成的错误分为软错误和硬错误,硬错误是永久性损伤,而软错误是瞬时错误,对器件本身没有损伤,可以恢复。本文主要研究晶体管级和逻辑级的数字集成电路软错误防护方法。首先,针对几种国内外已有的晶体管和逻辑级容错技术进行探究,对各种容错电路结构进行原理分析和电路仿真,并验证其软错误防护性能。接着,本文提出了一种晶体管级的软错误防护方案——开关型冗余加固脉冲触发器,同样对它进行电路仿真与容错验证。由仿真结果可知,此触发器具有良好的容错性能,能够防护大部分关键节点发生的软错误。最后,本文采用层次化的全定制设计方法,对开关型冗余加固脉冲触发器进行投片与测试,以验证它的基本功能与软错误防护性能。本文的创新点在于提出了开关型冗余加固脉冲触发器结构。此触发器以一定的面积代价换取软错误防护性能的提高。本文首先提出了开关型脉冲触发器结构,此脉冲触发器的晶体管数目较少,并且由于是脉冲触发器,因此它的时钟负载较小。在开关型脉冲触发器的基础上,增加部分冗余电路,并结合C单元,设计出具有软错误防护功能的脉冲触发器。冗余电路的增加使得开关型冗余加固脉冲触发器晶体管数目增多,相比于标准单元,付出了一定的面积代价。本文的不足之处在于只对样片进行了基本功能测试,由于条件原因,辐照实验未能完成。但是从原理分析以及电路仿真结果来看,此触发器具有较好的软错误防护性能,能够防护大部分关键节点的软错误。开关型冗余加固脉冲触发器以部分面积代价换取良好的容错性能。相比于标准单元,它的面积增加了69%,功耗也会相应的增加。但是对于可靠性要求较高的集成电路来说,以部分面积和功耗代价来换取性能的稳定是很值得的。而且,与传统的软错误防护技术相比,该触发器所付出的面积代价较小,并且不需要浪费额外的时钟周期,可行性较强。(本文来源于《西安电子科技大学》期刊2015-11-01）
卢学燕[5]（2014）在《浅谈数字电路中软错误防护方法》一文中研究指出数字电路的产生为制造工艺带来广阔的发展空间,目前来看,我国的数字电路还在发展中阶段,仍然存在不少问题与漏洞等不稳定因素,提高数字电路的稳定性、增强软错误防护技术,才能保证数字电路功能的正常运行。本文通过对数字电路中的错误因素分析,指出数字电路中软错误的类型,并针对错误类型提出软错误的防护方法。(本文来源于《装备制造》期刊2014年S2期）
张华杰[6]（2013）在《浅谈晶体管级软错误防护技术》一文中研究指出文章简要介绍了晶体管级的双指数电流脉冲故障注入方法和软错误率的计算方法,在此基础上提出了一种对软错误具有防护作用的DIL-SET时序单元。DIL-SET时序单元的原理是在输出端使用C单元,并在单元的内部构建双模冗余的微小结构,能够使内部节点的关键电荷得到显着提高,使得DIL-SET的抗SEU能力明显增强。DIL-SET的功能具有很好的可扩展性,并能够结合时差技术对SET进行防护。(本文来源于《企业技术开发》期刊2013年Z1期）
杨柳[7]（2013）在《浅谈数字电路中软错误防护方法》一文中研究指出本文针对数字电路制造工艺的改进所带来的电路可靠性降低、软错误率增高这一问题,从数字电路中软错误提高原因、类型等角度进行系统分析,有针对性地介绍了几种行之有效的防护技术及这些软错误防护技术的应用原理及效果。(本文来源于《电子技术与软件工程》期刊2013年13期）
赵艳君[8]（2013）在《数字电路软错误防护方法研究》一文中研究指出本文针对数字电路制造工艺的改进所带来的电路可靠性降低、软错误率增高这一问题,从数字电路中软错误类型的角度分析,软错误包括时序逻辑电路中的软错误和组合逻辑中的软错误,从数字电路软错误防护方法的角度分析,介绍了几种行之有效的防护技术,阐明了这几种软错误防护技术的应用原理及应用效果。(本文来源于《硅谷》期刊2013年03期）
黄正峰[9]（2009）在《数字电路软错误防护方法研究》一文中研究指出数字电路的软错误防护方法是超大规模集成电路(VLSI)研究的重要组成部分。随着工艺尺寸不断改进,急速下降的工作电压使得节点的关键电荷也相应减小,以及日益严重的工艺偏差,均导致软错误率不断升高。特别是在宇航环境下,高能粒子辐射引起的软错误已经成为影响芯片可靠性的首要因素。本文针对数字电路的软错误防护方法进行研究,全文主要内容及创新之处如下:(1)提出一种防护软错误的DIL-SET时序单元,在晶体管级研究软错误防护技术。DIL-SET在单元内部构建双模冗余的微结构,在输出端使用C单元,可以有效提高内部节点的关键电荷,增强DIL-SET的抗SEU能力。DIL-SET具有很好的功能扩展特性,可以结合时差技术对SET进行防护。文中的实验数据显示,和TMR-Latch单元相比,DIL-SET在延迟开销、面积开销、软错误防护性能等设计指标上达到了很好的折中。(2)提出了针对门级网表进行部分加固的软错误防护技术,将门级网表中的时序单元替换为DIL-SET单元。首先,使用异步随机复位的方式对电路注入软错误。其次,精确计算每个标准单元的软错误易感程度。最后,选择合适的替换策略对门级电路进行单元替换。本文讨论了面积优先的替换策略和速度优先的替换策略,并给出了相关的实验数据。(3)提出了容软错误的BIST结构:FT-CBILBO。FT-CBILBO对扫描链结构进行功能复用,构建双模冗余的软错误防护结构,有效针对SEU进行软错误阻塞,避免软错误沿数据通路传播到下一级逻辑。由于对MISR进行了功能复用,有效降低了硬件开销。本文对FT-CBILBO进行了功能扩展,相继提出了SET-CBILBO、XOR-CBILBO、TMR-CBILBO结构。(4)提出了两种不同的自恢复有限状态机结构:CG-FSM和De-FSM。CG-FSM结构在寄存器传输级设置硬件检查点,利用检错码检查瞬态故障的发生,利用硬件检查点中的信息来执行回卷操作,由于引入了门控时钟的新技术,相对于传统的容错结构,CG-FSM结构在面积开销上有较大的改进,并且具有良好的实时内建自恢复性能。De-FSM结构将原始状态机拆分成两个子状态机,彼此相互进行状态备份。通过状态机拆分,De-FSM结构可以有效降低子状态机的逻辑复杂度,缩减关键路径的延迟,提高电路的性能。(本文来源于《合肥工业大学》期刊2009-10-01）
软错误防护论文开题报告
（1）论文研究背景及目的
此处内容要求：
首先简单简介论文所研究问题的基本概念和背景，再而简单明了地指出论文所要研究解决的具体问题，并提出你的论文准备的观点或解决方法。
写法范例：
集成电路的工艺尺寸进入纳米级别后,软错误引起的可靠性问题已经成为数字电路的可靠性问题中不可忽视的问题之一。伴随着晶体管特征尺寸的缩小,锁存器对于高能粒子轰击其内部节点而产生的软错误变得愈加的敏感。本文提出一个低开销高性能的抗辐射锁存器结构设计。提出的锁存器结构使用了 C单元结构来防护单粒子翻转(SEU)并恢复被影响节点的逻辑值。在提出的锁存器结构中还使用了钟控门和功率门来提高性能。本文的主要工作如下:首先,简要的介绍了集成电路的发展历程和关于软错误的国内外的研究现状。其次,在了解集成电路的基础上开始深入的说明软错误的基本概念。在本章对单粒子效应进行了分类,其中对于单粒子翻转(SEU)和单粒子瞬态(SET)对集成电路的影响进行了详细的图解。第叁部分是关于一些经典的锁存器结构的原理说明。在这部分会先介绍具有防护SEU能力的锁存器,然后是介绍具有防护SET能力的锁存器。在对这些锁存器的工作原理的分析的基础上还会指出其优缺点。最后是提出一个低开销高性能的锁存器结构设计。在本章节会详细论述提出的锁存器的结构、工作过程和防护软错误的原理。在后面部分,对提出的锁存器结构进行仿真实验验证并获取相关数据。在处理这些数据的基础上,对提出的锁存器结构分析其延迟、功耗和性能,通过和经典的锁存器结构的对比来查看提出的锁存器的优势所在。在同等的防护SEU能力下,提出的锁存器结构相较于FERST(feedback redundant SEU/SET-tolerant latch:反馈冗余方式容忍 SEU 和SET锁存器)锁存器,在延迟上减少了 46%,功耗上减少了 88.9%。在防护SET(Single Event Transient)的方面,提出的锁存器需要添加一个延迟单元来完成防护SET。通过HSPICE的仿真实验可以发现,提出的锁存器在各方面的性能都优于FERST锁存器。
（2）本文研究方法
调查法：该方法是有目的、有系统的搜集有关研究对象的具体信息。
观察法：用自己的感官和辅助工具直接观察研究对象从而得到有关信息。
实验法：通过主支变革、控制研究对象来发现与确认事物间的因果关系。
文献研究法：通过调查文献来获得资料，从而全面的、正确的了解掌握研究方法。
实证研究法：依据现有的科学理论和实践的需要提出设计。
定性分析法：对研究对象进行“质”的方面的研究，这个方法需要计算的数据较少。
定量分析法：通过具体的数字，使人们对研究对象的认识进一步精确化。
跨学科研究法：运用多学科的理论、方法和成果从整体上对某一课题进行研究。
功能分析法：这是社会科学用来分析社会现象的一种方法，从某一功能出发研究多个方面的影响。
模拟法：通过创设一个与原型相似的模型来间接研究原型某种特性的一种形容方法。
软错误防护论文参考文献
[1].吴珍妮.通信设备的软错误防护[J].科技视界.2018
[2].马瑞君.数字集成电路的防护软错误技术研究[D].安徽理工大学.2017
[3].许海滨.FPGA软错误防护方法研究[D].西安电子科技大学.2015
[4].曹文瑞.晶体管级与逻辑级数字集成电路软错误防护研究[D].西安电子科技大学.2015
[5].卢学燕.浅谈数字电路中软错误防护方法[J].装备制造.2014
[6].张华杰.浅谈晶体管级软错误防护技术[J].企业技术开发.2013
[7].杨柳.浅谈数字电路中软错误防护方法[J].电子技术与软件工程.2013
[8].赵艳君.数字电路软错误防护方法研究[J].硅谷.2013
[9].黄正峰.数字电路软错误防护方法研究[D].合肥工业大学.2009