导读:本文包含了互连延时论文开题报告文献综述及选题提纲参考文献，主要关键词:单粒子瞬态,互连线延时,脉冲宽度评估
互连延时论文文献综述
张凤,周婉婷[1]（2018）在《基于互连线延时的SET脉冲宽度评估模型》一文中研究指出研究了互连线延时对单粒子瞬态脉冲效应的影响。研究发现,随着互连线长度的增加,瞬态脉冲首先被展宽,在一定距离后,脉冲宽度衰减为零。基于此研究结果,提出了脉冲宽度随互连线长度变化的数学解析模型。在SMIC 130nm、90nm CMOS工艺下,采用Spice软件对应用该数学解析模型的多种器件进行验证。结果表明,该数学解析模型的计算值与仿真值误差最大为6.09%,最小为0.37%。该模型提高了单粒子瞬态脉冲宽度的评估准确度,可应用于单粒子瞬态脉冲效应的硬件加速模拟。(本文来源于《微电子学》期刊2018年05期）
续朋,潘中良[2]（2018）在《基于多线耦合的互连串扰延时模型》一文中研究指出随着半导体的生产技术进入纳米级,大规模集成电路(VLSI)的集成度不断被提高。由于互连线之间的间距被迅速缩少,故互连线的耦合串扰效应已经严重影响了VLSI的整体性能。首先,提出一个叁线耦合的等效电路模型,该模型结合了耦合电容和互感电感;其次,在该等效电路模型的基础上,通过运用解耦技术和ABCD参数矩阵的方法构造一个精确计算叁线耦合的互连串扰延时模型;此外,还对比和分析了双线耦合和叁线耦合的延时性能;最后,研究互连间距对串扰延时的影响。实验数据结果显示,采用非并行布线规则和增大互连间距均能有效降低串扰延时,提出的多根互连线的串扰延时模型和Spice仿真结果保持了高度的一致性。(本文来源于《现代电子技术》期刊2018年12期）
王新胜,喻明艳[3]（2014）在《工艺变化条件下互连延时最小缓冲器插入方法》一文中研究指出提出了一种考虑工艺变化下快速时序优化的缓冲器插入方法,该方法在布线区域内对线网结构进行图变换,把随机问题变为确定性问题,也就是把工艺变化下缓冲器插入时序优化问题等效成统计最短路径问题;同时,在构建图的过程中提出一种有效节点存储算法,将有效节点个数从指数级降为平方级,大大提高了存储和运行的效率.针对90 nm、65 nm和45 nm工艺下全局互连线缓冲器插入对本方法进行分析和验证,插入结果与已有方法的结果一致,证明了本方法的有效性;将该方法应用于直线线网和树型线网这两类集成电路中实际的互连线网,在分别插入17个缓冲器和3个缓冲器下达到了最优时序优化结果.(本文来源于《北京邮电大学学报》期刊2014年03期）
孙修晨[4]（2013）在《基于32nm CMOS工艺的互连线串扰及延时的分析与优化》一文中研究指出随着硅CMOS制造工艺进入到纳米级阶段，集成电路芯片上的互连线尺寸和间距不断减小，金属互连线的层数不断增加，芯片工作的时钟频率也在不断增加，由相邻互连线之间的耦合所引起的串扰噪声与互连线自身的本征延时已超过门延迟成为决定芯片性能与可靠性的最关键的因素之一。对于纳米级芯片复杂的互连布线网络，寄生电容和电感效应日益突出，集成电路的工艺参数变化对互连线传输电信号的完整性影响也越来越大，建立简单而有效地串扰噪声与延时模型，不仅能够为电路设计相关人员提供参考，避免发生不必要的时序与逻辑错误，还能够为高速集成电路自动化软件开发提供参考。本论文就纳米级工艺下互连线的基本特性，首先研究和分析了互连线技术的发展趋势，对互连线相关参数的提取、互连线的相关建模以及互连线串扰噪声和延时的问题进行了分析研究和探讨，并对32nm CMOS工艺下不同的互连线尺寸进行了串扰噪声与延时的分析和优化，通过对比不同尺寸的延迟和串扰给出了较优的互连线尺寸参数。本论文首先从纳米级集成电路互连线的基本参数及其工作机理出发，获得了纳米级工艺互连电阻、电容和电感的表达式。考虑过程铜互连工艺与low-K介质的引入对互连模型的影响以及互连参数的频率相关性。对于互连串扰耦合噪声，分析了串扰耦合机理，在Devgan串扰模型与Martin串扰模型的基础上，考虑互连电感，介绍了分布式RLC串扰噪声的解析模型，提出了一种新的传输线模型并与HSPICE的仿真结果比较验证模型的精确性。对于互连延时，介绍了传统的Elmore延时模型、等效Elmore延时模型、改进的Elmore延时模型。最后，考虑串扰效应对互连延时的影响。对于容性串扰耦合，基于开关因子法，根据互连线间信号跳变方向的不同，将受扰线与施扰线之间的耦合电容乘以一个开关因子后做接地处理，通过开关因子的大小来体现串扰对互连延时的影响。对于感性串扰耦合，利用ABCD矩阵法，建立耦合互连线的电气方程，通过数学优化与Pade降阶技术，得出了RLC耦合互连系统中的延时表达式。(本文来源于《天津大学》期刊2013-11-01）
刘战涛[5]（2012）在《增量式互连线延时优化方法的研究与应用》一文中研究指出在集成电路设计工艺尺寸进入深亚微米后，互连线延时超过了单元延时成为芯片设计延时的主要部分。因此，如何对互连线延时进行优化已经成为集成电路设计中必须考虑和解决的问题。本文针对不同的互连线延时问题给出了相应的增量式互连线延时优化方法。它是基于EDA(Electronic Design Automation)工具优化结果的进一步互连线延时优化方法，重点解决关键路径中绕线与长线的问题。本文在理论分析与实验验证的基础上构造了两种增量式互连线延时优化算法，分别是截弯取直和负载分割。截弯取直主要是用来解决设计中绕线引起的延时问题，关键在于比较违反路径的位移与路程差的绝对值，在此基础上构造了截弯取直的优化条件，给出了实现算法；负载分割主要是用来解决长线引起的延时问题，通过大量实验构造了负载分割的优化条件，给出了实现算法。在负载分割研究的过程中也对插入缓冲器技术和调整驱动技术做了大量的实验和分析。本文对多个设计模块进行了实例验证，结果表明截弯取直优化方法使得最长路径延时在EDA优化结果的基础上缩短了2.3%到9.27%不等，违反路径减少了0.42%到4.7%不等；负载分割优化方法使最长路径的延时在EDA优化结果基础上缩短了1%到6.26%不等，违反路径减少了1.2%到8.10%不等；证明了这两种优化方法在集成电路设计中的正确性、实用性。(本文来源于《国防科学技术大学》期刊2012-03-01）
王广然[6]（2012）在《考虑工艺波动的纳米级CMOS互连延时和串扰分析》一文中研究指出随着CMOS集成电路工艺特征尺寸进入纳米级阶段，互连性能已经成为制约集成电路设计的关键因素之一。在纳米级工艺下，工艺波动带有随机性，会直接造成集成电路物理结构的改变，进而影响互连性能，从而显着地影响集成电路功能和性能。因此在集成电路设计中，互连工艺波动对集成电路性能的影响变得至关重要。为了有效分析工艺波动对互连性能的影响，本文着重研究了超大规模集成电路中互连工艺波动对互连延时和串扰噪声的影响。通过分析互连几何参数波动与互连寄生参数的关系，得到其近似的函数关系表达式。在此基础上分别建立了考虑工艺波动的RC互连延时、RLC互连延时和串扰噪声的统计模型，并利用本文提出的模型得到互连延时和串扰噪声均值和标准差的解析表达式。同时本文也对斜阶跃信号输入下互连延时统计模型进行了分析。通过把本文所提方法的计算结果和目前广泛应用的的蒙特卡洛分析方法仿真结果进行对比，表明了本文方法具有比较高的精度，同时本文方法大大缩短了计算时间，实用性更强。最后，论文对耦合效应下电容和电感对带宽的影响进行了分析。通过把本文方法计算所得带宽和仿真结果对比，验证了本文方法的有效性。(本文来源于《西安电子科技大学》期刊2012-01-01）
姜国伟[7]（2012）在《纳米级多耦合RLC互连延时分析》一文中研究指出随着集成电路技术进入纳米级，互连的延时效应日益显着，已成为影响集成电路设计最具挑战的问题之一。本文主要研究了纳米级耦合互连线延时的解析建模问题，改进了传统的将互连线抽象为集总非耦合电路，进而进行解析建模的思路，是互连延时解析计算结果更加精确。在获得纳米级互连电阻、电容和电感等寄生参数后，针对互连结构中的顶层互连，文中结合解耦合计算方法和电报方程，建立了考虑耦合效应的互连延时解析计算模型，求出了互连延时的解析表达式。仿真结果表明，与传统的SPICE软件相比，由本文互连延时解析模型得到的结果十分精确，而且大大缩短了仿真机时，提高了仿真计算效率。本文解析模型在超大规模集成电路互连延时分析和优化中具有独到的优势和潜在的应用前景。(本文来源于《西安电子科技大学》期刊2012-01-01）
张国强,赵振宇,张民选,王思威,刘战涛[8]（2011）在《40nm工艺互连线延时优化研究》一文中研究指出随着集成电路设计进入40nm工艺,设计规模不断增大,互连线延时已经成为阻碍时序收敛的关键因素之一。首先本文利用Elmore延时模型分析了互连线延时的决定因素,接着使用Cadence公司的EDI工具研究了缓冲器类型、缓冲器驱动能力、缓冲器数量、金属层和金属宽度对互连线延时的影响。研究发现,第一,将偶数个缓冲器替换为相等数量的反相器,互连线和缓冲器总延时能降低10%,同时能节省一定的布线空间;第二,使用宽金属互连线延时能降低50%～70%,但同时也相应减少了布线空间;第叁,使用不同孔阵列互连线的延时变化不大,在无电压降违反的情况下,选择较少的孔阵列,可以增加布线空间。(本文来源于《第十五届计算机工程与工艺年会暨第一届微处理器技术论坛论文集（A辑）》期刊2011-08-12）
秋小强,杨海钢,周发标,谢元禄[9]（2011）在《长互连链延时功耗建模与基于混合粒子群算法的优化》一文中研究指出延时和功耗已经成为VLSI两个关键因素,该文提出一种用于综合考虑功耗和延迟的片上寄存器长链设计方法,首先建立由基于Elmore延时模型和综合功耗模型的能量延时积模型。提出一种混合进化粒子群算法,通过引入新的惯性权值算子和混合变异操作,克服了传统算法收敛速度慢,早熟及局部收敛等缺陷,同时采用基准函数对该算法进行测试,验证了算法的有效性。最后,将该算法应用基于最小能量延时积的长链设计中,和最小延时模型相比,该方法所得到的功耗延时积减少26.34%,能量延时积减少18.74%,HSPICE仿真验证了设计方法的有效性。(本文来源于《电子与信息学报》期刊2011年06期）
王增,杨银堂,董刚,李建伟[10]（2011）在《考虑非均匀温度分布的RLC互连延时》一文中研究指出为解决高性能集成电路设计中互连延时估算精确较低的问题,在分析互连温度分布的基础上,提出一种考虑非均匀温度分布效应的互连延时模型,该模型基于电感转化为等效电阻的思想,将互连电感效应整合到所提模型中.针对65 nm工艺,讨论3种典型的非均匀温度分布以及电感效应对互连延时的具体影响,以电路模拟程序Hspice为参照,将所提模型与同类模型进行比较,仿真结果显示本文模型更为精确,最大误差不超过3.3%.同时本文模型具有闭合的解析形式,公式简洁,可有效地提高计算效率.(本文来源于《浙江大学学报(工学版)》期刊2011年05期）
互连延时论文开题报告
（1）论文研究背景及目的
此处内容要求：
首先简单简介论文所研究问题的基本概念和背景，再而简单明了地指出论文所要研究解决的具体问题，并提出你的论文准备的观点或解决方法。
写法范例：
随着半导体的生产技术进入纳米级,大规模集成电路(VLSI)的集成度不断被提高。由于互连线之间的间距被迅速缩少,故互连线的耦合串扰效应已经严重影响了VLSI的整体性能。首先,提出一个叁线耦合的等效电路模型,该模型结合了耦合电容和互感电感;其次,在该等效电路模型的基础上,通过运用解耦技术和ABCD参数矩阵的方法构造一个精确计算叁线耦合的互连串扰延时模型;此外,还对比和分析了双线耦合和叁线耦合的延时性能;最后,研究互连间距对串扰延时的影响。实验数据结果显示,采用非并行布线规则和增大互连间距均能有效降低串扰延时,提出的多根互连线的串扰延时模型和Spice仿真结果保持了高度的一致性。
（2）本文研究方法
调查法：该方法是有目的、有系统的搜集有关研究对象的具体信息。
观察法：用自己的感官和辅助工具直接观察研究对象从而得到有关信息。
实验法：通过主支变革、控制研究对象来发现与确认事物间的因果关系。
文献研究法：通过调查文献来获得资料，从而全面的、正确的了解掌握研究方法。
实证研究法：依据现有的科学理论和实践的需要提出设计。
定性分析法：对研究对象进行“质”的方面的研究，这个方法需要计算的数据较少。
定量分析法：通过具体的数字，使人们对研究对象的认识进一步精确化。
跨学科研究法：运用多学科的理论、方法和成果从整体上对某一课题进行研究。
功能分析法：这是社会科学用来分析社会现象的一种方法，从某一功能出发研究多个方面的影响。
模拟法：通过创设一个与原型相似的模型来间接研究原型某种特性的一种形容方法。
互连延时论文参考文献
[1].张凤,周婉婷.基于互连线延时的SET脉冲宽度评估模型[J].微电子学.2018
[2].续朋,潘中良.基于多线耦合的互连串扰延时模型[J].现代电子技术.2018
[3].王新胜,喻明艳.工艺变化条件下互连延时最小缓冲器插入方法[J].北京邮电大学学报.2014
[4].孙修晨.基于32nmCMOS工艺的互连线串扰及延时的分析与优化[D].天津大学.2013
[5].刘战涛.增量式互连线延时优化方法的研究与应用[D].国防科学技术大学.2012
[6].王广然.考虑工艺波动的纳米级CMOS互连延时和串扰分析[D].西安电子科技大学.2012
[7].姜国伟.纳米级多耦合RLC互连延时分析[D].西安电子科技大学.2012
[8].张国强,赵振宇,张民选,王思威,刘战涛.40nm工艺互连线延时优化研究[C].第十五届计算机工程与工艺年会暨第一届微处理器技术论坛论文集（A辑）.2011
[9].秋小强,杨海钢,周发标,谢元禄.长互连链延时功耗建模与基于混合粒子群算法的优化[J].电子与信息学报.2011
[10].王增,杨银堂,董刚,李建伟.考虑非均匀温度分布的RLC互连延时[J].浙江大学学报(工学版).2011