导读:本文包含了点乘法论文开题报告文献综述及选题提纲参考文献，主要关键词:高阶综合,HLS,双精度浮点乘法
点乘法论文文献综述
苑佳红[1]（2018）在《Stratus HLS工具在高性能双精度浮点乘法设计中的应用流程》一文中研究指出双精度浮点乘法部件是高性能CPU的核心运算部件之一。描述了使用Cadence Stratus HLS工具设计和实现双精度浮点乘法部件,探索新设计方法学在关键路径延时调整、数据路径优化以及低功耗优化等问题的解决方法,并探讨如何将新的设计流程结合到原有项目开发中等问题。最终,高阶综合设计的RTL,在28 nm工艺下综合实现频率为2.5 GHz、面积为28 211μm~2,基本满足高性能微处理器的开发要求,增强了在项目中更加广泛地使用新设计方法学的信心。(本文来源于《电子技术应用》期刊2018年08期）
贾光帅,洪一,刘小明,顾大晔[2]（2015）在《基于“魂芯一号”的自适应截位浮点乘法实现》一文中研究指出针对雷达信号处理中的高精度浮点矩阵运算的需求,设计了一种自适应截位的复数矩阵乘法的新算法,将浮点数据按照指定规则转化为定点格式,从而最大程度地保留计算精度,满足高精度算法的需求,并在国产高性能处理器——"魂芯一号"上编程实现。同时,将新算法分别与"魂芯一号"浮点算法、TS201浮点算法进行对比,新算法从精度和误差分布上都有明显优势,说明新算法是有效可行的,最终在某型号雷达上使用。(本文来源于《雷达科学与技术》期刊2015年03期）
段刚山[3]（2015）在《浅谈“点乘法”在解题中的应用》一文中研究指出我们知道,若设直线与圆锥曲线的两交点坐标分别为A(x1,y1),B(x2,y2),将它们分别代入圆锥曲线方程并对所得两式作差,可得到一个弦AB的中点坐标与直线AB的斜率(若斜率存在)之间的关系式,由此可以大大减小运算量,我们称这种代点作差的方法为"点差法".当然,"点差法"的运用有一定的局限性,类似的(本文来源于《中学数学杂志》期刊2015年01期）
张玲玲,李克俭,蔡启仲[4]（2014）在《基于FPGA单指令浮点乘法自主控制器设计》一文中研究指出为实现一种多浮点操作数乘法运算的自主运算控制器,提出了一种基于FPGA并行操作的硬连接电路的多浮点数乘法运算控制器及其时序控制的方法,该控制器对一条多浮点操作数乘法运算指令的命令字和多浮点操作数连续写入并存储,在内部时序脉冲作用下,可以自主完成读出浮点操作数执行乘法运算,写入存储多浮点操作数过程与执行乘法运算命令的过程能够并行进行;在控制器执行乘法运算命令过程中,系统可以读出执行命令过程中的中间结果和最终运算结果;论述了该控制器的电路构成和基本原理,分析命令字与多操作数在内部时序脉冲作用下的执行过程,应用Verilog HDL语言实现相关硬件的构建和连接;设计完成后通过仿真测试可知,该控制器运行的最高频率为250MHz,从输入到输出端口最小延时是3.185ns,最大延时是15.336ns,且能够自主完成浮点数乘法运算。(本文来源于《计算机测量与控制》期刊2014年10期）
康磊,徐英卓[5]（2014）在《采用Karatsuba算法在FPGA上实现双精度浮点乘法》一文中研究指出双精度浮点运算广泛应用于数值计算和信号处理中,在IEEE754标准中实现两个双精度浮点乘法需要一个53 bit×53 bit的尾数乘法器,这样的一个乘法器若采用FPGA实现需要大量的硬件资源。将Karatsuba算法应用于浮点运算器中,采用FPGA实现了一个浮点乘法器,与传统方法相比该乘法器占用硬件资源较少。(本文来源于《西安石油大学学报(自然科学版)》期刊2014年01期）
杜慧敏,马超[6]（2013）在《一种快速浮点乘法单元的设计与实现》一文中研究指出以自主设计的图形处理单元(Graphic Processing Unit,GPU)所需求的浮点乘法处理能力为目标,设计并实现了6级全流水线的单精度浮点乘法器,其部分积生成采用修正的Booth编码算法,部分积压缩采用4-2和3-2混合Wallace树结构。使用Synopsys的VCS完成待测设计的功能验证,使用Design Complier工具在0.13um工艺库下实现设计综合,可以达到2.7Gflops的处理速度,符合图形处理器的要求。(本文来源于《西安邮电大学学报》期刊2013年01期）
唐佐侠[7]（2011）在《基于SOPC的十进制浮点乘法单元的设计与实现》一文中研究指出传统计算机的数据处理方式受计算机原理所限均为二进制方式。数据的输入输出、存储显示乃至运算都需要进行反复的进制转换。随着各数据密集型计算领域的发展和分布式计算的需求,海量数据的十进制处理方式得到了越来越广泛的应用。设计并实现一个独立的十进制浮点乘法单元显得越来越重要。本文以IEEE-754r标准为基础给出了一个基于SOPC技术的十进制浮点乘法器单元。新的IEEE-754r标准融合了IEEE 754标准和IEEE 854标准,加入了16位和128位的二进制浮点数格式和十进制浮点数格式。由于新标准的修订和十进制浮点乘法运算应用的广泛性,本模型设计在银行、金融、生物医学、医疗、天文地理、数据采集和图像压缩等专业领域具有一定的实际意义。本乘法器单元采用最新的Signed-Digit radix系列并行算法中的Signed-Digit radix-4,结合新型BCD编码方式进行十进制浮点数分解运算。Signed-Digit radix-4算法与常规浮点乘法的算法相比,能够快速减少两个操作数的部分积。本文采用EDA技术体系中的SOPC技术,在SOPC实验平台上设计并实现了一个64位的十进制浮点乘法单元；研究了基于SOPC技术的十进制浮点乘法单元设计与实现的思想和方法；利用SOPC技术的灵活性、低功耗性、微封装性,将该模型封装成独立的IP核；配合实验平台提供的软嵌入式CPU核进行验证,保证系统的可移植性。基于SOPC技术的十进制乘法浮点单元与传统二进制浮点运算单元相比,具有运算范围更宽、计算精度更高、应用范围更广等特点。生活中处理的数据大多数是十进制数据,而普通处理器在处理十进制数据时需要反复进行十进制与二进制之间的转换,这就浪费了大量时间。因此,本系统在需要海量数据处理,以及实时性要求较高的场合,具有一定的实际意义。(本文来源于《云南大学》期刊2011-05-01）
张镇[8]（2009）在《双精度64位浮点乘法运算单元的设计与实现》一文中研究指出在浮点运算中,乘法运算效率直接决定处理器的主频,同时乘法运算又以整数加法运算为基础。因此设计一种执行效率较高的整数加法结构和浮点乘法结构对处理器性能的提高可以起到很重要的作用。本文分析了当前各种整数加法算法,包括行波进位加法、超前进位加法、进位选择加法等,提出了一种以半加器为基础的整数加法算法——桶形整数加法算法,着重讨论了算法的基本原理,详细分析了算法的时间、面积复杂度,并通过FPGA对算法进行了仿真验证,最后在速度、面积上与传统整数加法器进行了分析比较,证明了桶形整数加法器具备了较快的运行速度,并且在高位加法上优势明显,为后面浮点乘法器的设计打下了良好的基础。在浮点乘法算法方面,本文通过对古印度Vedic乘法的研究,提出了将其应用到二进制整数乘法的设计中,详细阐述了基于Vedic二进制整数乘法的原理,并在部分积压缩与最后累加阶段引入桶形整数加法器,以提高求和的速度。针对IEEE-754浮点格式标准,提出了基于Vedic算法的双精度浮点乘法运算的实现方案;采用Verilog硬件描述语言完成了运算单元的设计,并使用SOPC Builder工具将运算单元通过Avalon互联架构与NiosⅡ处理器相结合,基于Cyclone FPGA硬件平台实现了整个系统;同时对运算单元进行了模块测试与整体验证,证明了本方案达到了正确性的设计要求,且具备较快的运行速度,具有很好的实用性。(本文来源于《中南大学》期刊2009-06-30）
霍权[9]（2009）在《高性能浮点乘法单元的设计》一文中研究指出高性能浮点乘法单元是现代数字信号处理器中的重要部件,是完成高性能实时数字信号处理和图像处理的关键所在,它的性能优劣直接影响到CPU的浮点处理能力。浮点乘法单元具有面积大、延迟长、结构复杂的特点。如何设计出高速、简单且结构规则的浮点乘法器成为广泛关注的问题。过去的十多年中,研究者扩展了Booth编码算法的空间,提高了乘法器的性能;改进了部分积压缩技术,使乘法器结构更加规则;以传输管逻辑、多路选择器和动态技术为基础的各种电路实现方法也持续刷新高性能乘法器的实现记录;与此同时,与物理实现紧密相关的乘法器拓扑结构的研究也硕果累累。但不断提高的高性能运算需求使得高性能乘法单元的设计和实现仍然是当前的热门话题。本论文主要完成高性能浮点乘法器的设计与验证,是微电子中心高性能浮点处理单元(FPU, Float Point Uint)项目的重要组成部分,按照Top-down的现代IC设计方法,以实现64位双精度浮点数的乘法运算为主,兼容32位单精度浮点数。文章首先讨论了IEEE-754中规定的浮点数格式以及基本操作,并对浮点乘法的几种算法进行分析,深入研究了Booth算法及其各种改进算法,对比后选择改进的Booth2算法用于乘法单元的设计。接着分析了乘法器的阵列选择,讨论乘法单元的两种典型阵列结构,研究用于部分积求和的各种加法器,选取Wallace树型结构作为压缩阵列,混合加法器进行最终的部分积求和运算。为了提高性能,课题引入流水线技术,对浮点乘法单元整体采用五级流水线结构进行控制,在全流水状态下基本上等效于一个周期完成一次乘法操作,真正实现高性能的乘法器。设计完成后通过搭建验证平台,通过模拟仿真的方法,用大量激励向量对浮点乘法单元的功能进行验证,并采取特殊激励和随机激励相结合的方式,以提高验证的覆盖率。为了检测时序要求,采用中芯国际SMIC的0.18μm CMOS工艺对其进行了逻辑综合,保证浮点乘法单元的延时要求,时钟频率预期达到500MHz。(本文来源于《哈尔滨工业大学》期刊2009-06-01）
周汇,俞军,程君侠,华霞[10]（2008）在《一种用于浮点乘法的边界筛选伪随机测试方法》一文中研究指出复杂测试空间中难以命中的冷僻细节,导致在IEEE浮点算法测试过程中难以验证单条浮点运算的正确性。该文针对传统直接随机测试方法的缺点,提出一种边界筛选生成案例的测试方法。该方法对待测算法边界条件建模,求解边界条件,利用解来构造筛选操作数的标准,并通过筛选操作数实现测试。实验证明该方法比直接随机测试方法更可靠。(本文来源于《计算机工程》期刊2008年08期）
点乘法论文开题报告
（1）论文研究背景及目的
此处内容要求：
首先简单简介论文所研究问题的基本概念和背景，再而简单明了地指出论文所要研究解决的具体问题，并提出你的论文准备的观点或解决方法。
写法范例：
针对雷达信号处理中的高精度浮点矩阵运算的需求,设计了一种自适应截位的复数矩阵乘法的新算法,将浮点数据按照指定规则转化为定点格式,从而最大程度地保留计算精度,满足高精度算法的需求,并在国产高性能处理器——"魂芯一号"上编程实现。同时,将新算法分别与"魂芯一号"浮点算法、TS201浮点算法进行对比,新算法从精度和误差分布上都有明显优势,说明新算法是有效可行的,最终在某型号雷达上使用。
（2）本文研究方法
调查法：该方法是有目的、有系统的搜集有关研究对象的具体信息。
观察法：用自己的感官和辅助工具直接观察研究对象从而得到有关信息。
实验法：通过主支变革、控制研究对象来发现与确认事物间的因果关系。
文献研究法：通过调查文献来获得资料，从而全面的、正确的了解掌握研究方法。
实证研究法：依据现有的科学理论和实践的需要提出设计。
定性分析法：对研究对象进行“质”的方面的研究，这个方法需要计算的数据较少。
定量分析法：通过具体的数字，使人们对研究对象的认识进一步精确化。
跨学科研究法：运用多学科的理论、方法和成果从整体上对某一课题进行研究。
功能分析法：这是社会科学用来分析社会现象的一种方法，从某一功能出发研究多个方面的影响。
模拟法：通过创设一个与原型相似的模型来间接研究原型某种特性的一种形容方法。
点乘法论文参考文献
[1].苑佳红.StratusHLS工具在高性能双精度浮点乘法设计中的应用流程[J].电子技术应用.2018
[2].贾光帅,洪一,刘小明,顾大晔.基于“魂芯一号”的自适应截位浮点乘法实现[J].雷达科学与技术.2015
[3].段刚山.浅谈“点乘法”在解题中的应用[J].中学数学杂志.2015
[4].张玲玲,李克俭,蔡启仲.基于FPGA单指令浮点乘法自主控制器设计[J].计算机测量与控制.2014
[5].康磊,徐英卓.采用Karatsuba算法在FPGA上实现双精度浮点乘法[J].西安石油大学学报(自然科学版).2014
[6].杜慧敏,马超.一种快速浮点乘法单元的设计与实现[J].西安邮电大学学报.2013
[7].唐佐侠.基于SOPC的十进制浮点乘法单元的设计与实现[D].云南大学.2011
[8].张镇.双精度64位浮点乘法运算单元的设计与实现[D].中南大学.2009
[9].霍权.高性能浮点乘法单元的设计[D].哈尔滨工业大学.2009
[10].周汇,俞军,程君侠,华霞.一种用于浮点乘法的边界筛选伪随机测试方法[J].计算机工程.2008