导读:本文包含了乘累加论文开题报告文献综述及选题提纲参考文献，主要关键词:相控阵,超声成像,多线接收,延时乘累加
乘累加论文文献综述
苏婷,王莹莹,张石[1]（2019）在《基于多线接收的延时乘累加超声波束形成算法》一文中研究指出基于超声成像对于高帧频的需求特性,提出了一种基于多线接收的延时乘累加(multi-line acquisition delay multiply and sum,MLADMAS)超声波束形成算法.该算法首先借助于多线接收技术,由一条传输线得到多条合成传输线,再利用复杂度更低的延时乘累加算法,并行进行波束形成操作,以得到多条接收线输出结果.仿真实验结果表明,与传统的延时迭加算法相比,MLADMAS算法能在将帧频提高两倍的同时,得到质量更好的图像,其评价指标FWHM,PSL和CR分别提高了28. 49%,26. 29%,26. 06%.当使用幅度变迹时,MLADMAS算法的性能进一步改善.(本文来源于《东北大学学报(自然科学版)》期刊2019年06期）
苏婷,姚定界,李大宇,张石[2]（2018）在《最小方差的延时乘累加医学超声波束形成算法》一文中研究指出针对超声信号高度相关性的特点,提出了一种最小方差的延时乘累加波束形成(MVDMAS)算法.首先,该算法利用最小方差波束形成的思想,计算接收回波信号的权值,用来降低回波信号的旁瓣;然后,对加权处理后的回波信号进行组合乘累加运算,降低回波信号之间的相关性;最后,理论推导和实验仿真验证了算法的有效性.仿真实验结果表明,MVDMAS算法的成像对比度和分辨率均有一定提升,可有效地降低主瓣宽度、旁瓣高度和抑制斑点噪声.与延时迭加、最小方差和延时组合乘累加波束形成算法相比,综合评价指标CR和CNR分别提高了100.24%,33.91%,17.41%和30.61%,17.55%,11.36%.(本文来源于《东北大学学报(自然科学版)》期刊2018年04期）
张琳,田现忠,赵兴文,颜广,葛兆斌[3]（2016）在《一种并行结构有符号乘累加器的设计》一文中研究指出本文采用补码分布式算法,简化了有符号数、无符号数以及混合符号数的乘加减运算,通过改进累加器树结构、全加器逻辑电路,设计了一种新型乘累加器结构。通过Altera公司的EP1C3T144C8实现了该乘累加器6个9位有符号操作数的乘累加运算的功能和时序仿真,结果证明了该算法的有效性。该设计解决了常规DA分布式算法系数不能更新和占用大量RAM资源的缺点,可以应用到数字滤波器设计中,也可以作为快速的运算单元应用到DSP数字信号处理器中。(本文来源于《山东科学》期刊2016年02期）
李世平,陈铠[4]（2016）在《基于FPGA的全流水浮点乘累加器的设计及实现》一文中研究指出为提升浮点乘累加的流水性能,本文提出了一种基于FPGA全流水浮点乘累加器的设计和实现方法。通过无阻赛流水累加和串形全加等技术,实现了任意长度单精度浮点复向量的乘累加计算,且相邻两个向量之间无流水间隙。该累加器在Xilinx的XC7VX690T FPGA上实现,乘法器和逻辑资源消耗不到1%,最高运行频率可达279MHz。(本文来源于《电子技术与软件工程》期刊2016年02期）
周泉,曹辉,闫博,杨靓[5]（2014）在《高性能图像匹配电路乘累加性能分析》一文中研究指出基于归一化互相关的图像匹配在导航制导和模式识别中应用广泛,由于计算量大,应用中通常采用硬件实现.对级联乘累加和并发自累加两种典型结构电路的计算时间性能和资源利用率作了对比分析,从而明确了如何根据具体的匹配尺寸择优选取一种电路完成计算,以获得更好的实时性能和更好的资源利用率,最后从数据复用的角度对存储模型作了说明,并给出了计算核的带宽计算方法.(本文来源于《微电子学与计算机》期刊2014年08期）
邹翠,谢憬,谢鑫君[6]（2014）在《基于高性能浮点乘累加器的浮点协处理器设计》一文中研究指出复杂运算中经常需要处理取值范围大、精度高的浮点型数据,一般的低端嵌入式内核中没有浮点硬件单元,采用软件模拟浮点运算往往不能满足实时性要求。现研究基于高性能浮点乘累加的通用浮点协处理器设计与实现,重点研究提升浮点运算能力、减少硬件开销等关键技术。实验结果显示向量浮点协处理器运算周期减少40%以上。(本文来源于《信息技术》期刊2014年07期）
林宗华[7]（2014）在《X-DSP定点乘累加的设计优化与验证》一文中研究指出数字信号处理器(Digital Signal Processors,DSP)是一种用于数字信号处理的嵌入式微处理器,被广泛应用在现代通信、图像处理和雷达信号处理等领域。X-DSP处理器是一款自主研制的64位DSP处理器。该DSP采用超长指令字(Very Long Instruction Word,VLIW)结构,可以同时派发11条指令,主频为1GHz。本文依托X-DSP的研究与开发,设计了一个64位单指令多数据流(SIMD)的定点乘累加运算部件(IMAC)。该部件能够实现高速的定点加法、乘法、乘加、乘减及数据搬移等运算。本文的主要工作和创新点包括:1、采用并行前缀加法器的KS(Kogge-Stone)树结构实现了一个32/64位SIMD的加法器。该加法器不仅支持有符号/无符号运算,而且支持饱和处理和异常处理。本文提出一种复用加法器的方法,实现MOV指令中的数据搬移。基于40nm工艺在Typical的工作条件下进行综合,该加法器的关键路径为280ps,单元面积为4420μm2,功耗为105uw。2、基于Wallace树形的乘法器结构和Booth算法,实现了一个32/64位SIMD的乘法器。本文针对复用的乘法器结构,由2个32x32位的乘法器和2个64x32位的乘法器改造成4个32x32乘法器来实现,关键路径的延时减少了2.2%,面积减少了14.5%,功耗减少了21.4%。3、分析X-DSP的体系结构,完成定点乘累加部件的设计。针对定点乘累加部件的各个模块,分析关键路径的时序。采用香农扩展运算、逻辑复制、模块复用与资源共享等时序优化方法,对定点乘累加部件进行优化。优化后,本文基于40nm工艺在Typical的工作条件下,使用DC工具进行综合,定点乘累加部件的关键路径为450ps,单元面积为47672μm2,功耗为35mw。4、研究了定点乘累加部件的功能验证点,并制定了详细的验证方案。采取模块级、系统级的模拟方法和形式化验证方法,对定点乘累加部件进行了全面的验证。(本文来源于《国防科学技术大学》期刊2014-03-01）
沈俊,沈海斌,虞玉龙[8]（2013）在《一种低延迟高吞吐率的浮点整型乘累加单元》一文中研究指出针对目前浮点运算单元在处理向量点乘运算时存在数据相关性的问题,提出一种低延迟单周期的累加单元结构。该结构用于7级流水的可配置乘累加单元,可兼容双精度浮点、双单精度浮点以及32位有符号数,且能对后置模块进行操作数隔离与门控时钟的低功耗处理。在Viterx-4平台上实验结果表明,该结构具有高性能、低延迟、单周期完成数据吞吐等特点,与使用Xilinx浮点IP的设计面积相比,时间积减少30%以上。(本文来源于《计算机工程》期刊2013年06期）
黄丹连[9]（2011）在《高吞吐率单双精度可配置浮点乘累加器的设计与实现》一文中研究指出叁维图像和信号处理等多媒体应用的到来对于浮点单元的性能要求越来越高,而在浮点运算中,加法和乘法占了绝大部分,所以设计一个高性能的将加法和乘法融为一体的浮点乘累加器就显得非常的必要。而且单精度和双精度的浮点乘累加器的实现结构类似,有很多功能单元可以复用,为了提高硬件资源的利用率,本文以设计与实现一个高吞吐率的单双精度可配置的浮点乘累加器为研究内容。本文采用8级流水线结构以达到高吞吐率的研究目标,单周期完成一次累加操作,每周期可完成一个双精度或两个并行的单精度浮点操作。为了最大限度的提高乘累加器的吞吐率,本文采用一系列的优化算法,包括改进的Booth编码(部分积产生)、华莱士树(部分积压缩)、指数自对齐(以便将累加循环操作中的部分指数对齐操作移到循环之外)、进位保留形式输出累加循环结果,以及溢出预测、前导零预测、sparse-tree等,并且将标准化操作移到了累加循环之外,从而只有在累加循环结束之后才进行标准化操作。对于只有双精度浮点乘累加运算才需要的流水线级采用门控时钟控制,这样既可提高单精度浮点乘累加运算的吞吐率,又可减少不必要的功耗。最终在SMIC 65nm CMOS标准工艺下,七层金属,1.08V、125℃的环境中,物理设计的结果显示,该乘累加器的工作频率可达到500 MHz,吞吐率为2 GFlops。(本文来源于《上海交通大学》期刊2011-12-28）
张晓飞[10]（2011）在《基于硬件乘累加器的数字信号处理单元的设计与验证》一文中研究指出数字信号处理是一种将现实中的真实信号转换为计算机可以处理的信息并且进行处理的过程。比如人们说话的声音,这就是一个连续信号,除此之外。现实生活中还有很多此类信号,比如光信号、压力信号以及温度等等,而数字信号处理器(DSP)就是基于此发展出来的,经过这些年的逐渐发展,DSP的工作频率逐渐提高,处理能力不断加强,3G时代的到来更是推动了DSP处理能力的进一步提高。而未来软件无线电技术的发展,将对DSP的性能能力提出更高的要求。目前的FPGA发展迅猛,并且在一些以前未曾占领的领域也发挥了越来越重要的作用,所以对于FPGA的性能和能力提出了更高的要求,很多高级的FPGA内部已经集成了硬件DSP的IP,用于处理需要处理的数字信号运算。本设计就是基于FPGA的内部硬件DSP IP,可以方便用户调用此DSP完成必要的功能。本文将对此DSP的设计做详细的介绍。在该硬件DSP中,采用了多级的流水线,内部采用高速的乘累加结构,其中包括两个改进型BOOTH乘法器。在对设计的验证方面,采用的是分层次验证的策略,分别采用Modelsim进行仿真并且运用Altera的FPGA开发板进行了验证,最后采用synopsys公司的DC综合软件进行了综合,并且采用Astro进行了自动地布局布线。(本文来源于《电子科技大学》期刊2011-04-01）
乘累加论文开题报告
（1）论文研究背景及目的
此处内容要求：
首先简单简介论文所研究问题的基本概念和背景，再而简单明了地指出论文所要研究解决的具体问题，并提出你的论文准备的观点或解决方法。
写法范例：
针对超声信号高度相关性的特点,提出了一种最小方差的延时乘累加波束形成(MVDMAS)算法.首先,该算法利用最小方差波束形成的思想,计算接收回波信号的权值,用来降低回波信号的旁瓣;然后,对加权处理后的回波信号进行组合乘累加运算,降低回波信号之间的相关性;最后,理论推导和实验仿真验证了算法的有效性.仿真实验结果表明,MVDMAS算法的成像对比度和分辨率均有一定提升,可有效地降低主瓣宽度、旁瓣高度和抑制斑点噪声.与延时迭加、最小方差和延时组合乘累加波束形成算法相比,综合评价指标CR和CNR分别提高了100.24%,33.91%,17.41%和30.61%,17.55%,11.36%.
（2）本文研究方法
调查法：该方法是有目的、有系统的搜集有关研究对象的具体信息。
观察法：用自己的感官和辅助工具直接观察研究对象从而得到有关信息。
实验法：通过主支变革、控制研究对象来发现与确认事物间的因果关系。
文献研究法：通过调查文献来获得资料，从而全面的、正确的了解掌握研究方法。
实证研究法：依据现有的科学理论和实践的需要提出设计。
定性分析法：对研究对象进行“质”的方面的研究，这个方法需要计算的数据较少。
定量分析法：通过具体的数字，使人们对研究对象的认识进一步精确化。
跨学科研究法：运用多学科的理论、方法和成果从整体上对某一课题进行研究。
功能分析法：这是社会科学用来分析社会现象的一种方法，从某一功能出发研究多个方面的影响。
模拟法：通过创设一个与原型相似的模型来间接研究原型某种特性的一种形容方法。
乘累加论文参考文献
[1].苏婷,王莹莹,张石.基于多线接收的延时乘累加超声波束形成算法[J].东北大学学报(自然科学版).2019
[2].苏婷,姚定界,李大宇,张石.最小方差的延时乘累加医学超声波束形成算法[J].东北大学学报(自然科学版).2018
[3].张琳,田现忠,赵兴文,颜广,葛兆斌.一种并行结构有符号乘累加器的设计[J].山东科学.2016
[4].李世平,陈铠.基于FPGA的全流水浮点乘累加器的设计及实现[J].电子技术与软件工程.2016
[5].周泉,曹辉,闫博,杨靓.高性能图像匹配电路乘累加性能分析[J].微电子学与计算机.2014
[6].邹翠,谢憬,谢鑫君.基于高性能浮点乘累加器的浮点协处理器设计[J].信息技术.2014
[7].林宗华.X-DSP定点乘累加的设计优化与验证[D].国防科学技术大学.2014
[8].沈俊,沈海斌,虞玉龙.一种低延迟高吞吐率的浮点整型乘累加单元[J].计算机工程.2013
[9].黄丹连.高吞吐率单双精度可配置浮点乘累加器的设计与实现[D].上海交通大学.2011
[10].张晓飞.基于硬件乘累加器的数字信号处理单元的设计与验证[D].电子科技大学.2011