导读:本文包含了数字延迟锁相环论文开题报告文献综述及选题提纲参考文献，主要关键词:锁频环,全数字,延迟锁相环,同步
数字延迟锁相环论文文献综述
曹玉梅,梁珍珍[1]（2018）在《基于延迟锁相环和锁频环结构的全数字同步倍频器》一文中研究指出针对现有基于PLLs/DLLs的全数字化同步倍频器结构存在的不足,提出了一种基于双环结构的全数字同步倍频器。它由延迟锁相环和锁频环共享一个共同的参考时钟信号(F_(REF))构成,不需要任何模拟组件,采用Verilog-HDL语言设计,在Altera DE2-70开发板上实现合成;实验结果表明,所提出的结构相比于现有的结构,能够获得更高频率的输出时钟信号,提供更好的频率分辨率、更好的抖动性能和高倍乘因子。(本文来源于《电子器件》期刊2018年01期）
保慧琴,尹国福[2]（2016）在《快速锁定的全数字延迟锁相环研究》一文中研究指出为了消除芯片内部各模块间的时钟延时,减小时钟相位偏移,设计了一种快速锁定的全数字延迟锁相环结构,只需一次调节过程即可完成输入输出时钟的同步,锁定时间短,噪声不会积累,抗干扰性好。在监测相位差时利用一种新的相位选择方法,配合相应的控制逻辑电路,完成DLL的快速锁定,通过调整延迟单元的延时、个数及相应控制电路的大小,实现宽范围的相位锁定。SMIC 0.18μm CMOS工艺下的仿真结果表明,本设计能够在18个周期内完成输入时钟和输出时钟的相位同步,锁定范围是25MHz~300MHz,最大时间抖动为35ps。(本文来源于《微处理机》期刊2016年01期）
白海强[3]（2014）在《数字延迟锁相环锁定算法研究》一文中研究指出针对现代微处理器和片上系统中时钟分布的要求,本文对现有的数字延迟锁相环的实现种类进行了总结,根据延迟锁相环锁相速度、面积、功耗等因素的平衡,重点对逐次逼近寄存器式延迟锁相环(Successive Approximation Register controlled Delay-Locked Loop,SAR DLL)进行了研究。在可变逐次逼近寄存器式延迟锁相环的基础上进行了改进,提出了移位-可变逐次逼近寄存器式延迟锁相环。本文所做的主要工作如下:1、在可变逐次逼近寄存器式延迟锁相环的逻辑控制模块中增加移位控制模块,即在传统的二元搜索算法执行前,先运行二倍搜索算法,这样就可以将传统逐次逼近寄存器式延迟锁相环中存在的谐波锁定问题避免;2、在移位控制模块的二倍搜索执行完成之后,实现对应有效控制字位数逐次逼近寄存器的二元搜索;3、增加的死锁重启控制模块克服了传统逐次逼近寄存器式延迟锁相环只能锁定一次的缺点。当延迟锁相环第一次进入锁相状态后,由于环境因素影响跳变到失锁状态后,延迟锁相环可以再次重新启动锁相过程,使延迟锁相环再次进入锁相状态。通过对移位-可变逐次逼近寄存器式延迟锁相环进行前端设计与仿真,仿真结果证明了改进思路的正确性。当控制字有效位数为3时,S-VSAR算法最长锁定时间比VSAR算法最长锁定时间减少了11.1%;当控制字有效位数为12时,S-VSAR算法最长锁定时间比VSAR算法最长锁定时间减少了75.9%。(本文来源于《国防科学技术大学》期刊2014-04-01）
周洁,陈珍海,于宗光[4]（2012）在《一种用于高速流水线ADC的数字延迟锁相环电路》一文中研究指出给出了一种应用于高速流水线A/D转换器的数字延迟锁相环电路。该电路的锁定过程采用顺序查找算法,设计了锁定检测窗口,用来判断延迟后的输出时钟信号是否满足锁定条件,根据检测结果即时调整延时大小,能有效避免误锁现象,准确完成延迟锁相功能。该数字延迟锁相环采用SMIC 0.18μm 1.8VCMOS工艺实现,频率范围为40～250MHz。在输入最大频率下,仿真的锁定时间约为690ns,抖动约为1.5ps。(本文来源于《微电子学》期刊2012年06期）
保慧琴[5]（2010）在《多相位数字延迟锁相环研究与设计》一文中研究指出时钟信号是数字电路中的关键信号,它在模块间传递的延时及相位偏移是衡量时钟分布质量好坏的重要指标。随着工艺尺寸的不断缩小,集成电路正朝着片上系统的方向发展,芯片面积也不断增加,然而芯片内部各模块间的互连延迟往往导致信号延迟的积累,并引起严重的时序错误,甚至导致电路功能异常。为了消除芯片内部各模块间的时钟延时,减小时钟相位偏移,本文设计了一种低功耗、易实现的数字锁相环。采用数字方式实现的延迟单元计数电路和延迟补偿调整电路,代替了传统DLL中用模拟方式实现的环路滤波器和压控延迟链,并配合特定的控制逻辑电路,完成了时钟延迟补偿。在输入时钟频率不变的情况下,只需一次调节即可实现输入输出时钟同步,锁定时间短,噪声不会积累,抗干扰性好。在1.8V电源电压,SMIC 0.18μm CMOS工艺下,利用Cadence对锁相环进行仿真研究,其工作频率范围从25MHz到300MHz,最大抖动时间为40ps,DLL启动后18个周期内锁定。除了相位同步快,该DLL还有以下功能:提供与输入时钟同频的相位差为90、180、270度的相移时钟;提供占空比为50%的时钟信号,实现占空比的调节;提供1.5、2、2.5、3、4、5、8、16分频时钟,实现可编程分频;实现2倍频功能等。(本文来源于《西安电子科技大学》期刊2010-01-01）
黎炜[6]（2009）在《32位微处理器数字CMOS延迟锁相环的设计》一文中研究指出随着集成电路技术的飞速发展,微处理器的工作频率在不断的提高。据了解,国际上的大公司例如英特尔已经推出主频为3GHz的微处理芯片,可见当今的集成科技发展之快。一般通用的微处理器的芯片的主频在百兆赫兹之上,但由于PCB技术的限制,主板很难为芯片提供高于200MHz的时钟信号。锁相技术很好的解决了频率这个问题,但新的问题很快又摆在我们的面前。随着人们对低功耗、短锁定时间、时钟抖动以及可重用性等方面技术的逐步认识和提高,不得不提出新的设计来满足各方面的需求。传统的锁相技术一直都依赖于其中的大量的模拟电路部分,使得其设计过程变得复杂和难以掌握,而且功耗和严重的时钟抖动一直都很让我们头痛。全数字延迟锁相环的出现,让人们对锁相技术有了更深一层的认识。全数字延迟锁相环虽然是用数字器件代替了模拟器件,但实现的功能是和模拟器件一样,使得系统时钟和反馈时钟同步。这就是其最可贵的地方。数字器件组成的电路不仅电路结构简单化,而且功耗低,时钟抖动少,具有很强的可重用性。因此,全数字延迟锁相环技术已经成为近年来大家争相研究的热点[1]。在全数字时钟产生电路的设计过程中,如何提高控制精度一直是阻碍其发展的一个难点。而提高控制精度的关键技术就是延迟单元的设计。本文在对延迟单元进行了系统的分析和研究后,提出了一款新的延迟单元结构,并对其做了一些改进。电路结构不但具有很好的控制精度和控制线性度,而且设计过程简单,对延迟量的预估准确。基于延迟锁相环(DLL)的时钟产生电路具有很多锁相环(PLL)电路所没有的优势,本文结合上述延迟单元电路的设计研制了一款基于全数字时钟产生的芯片,并在中芯国际0.18umCMOS工艺线上流片。该芯片的参考时钟为80~133MHz,比同档次时钟电路设计具有更小的芯片面积、更低的功耗和更短的锁定时间,达到了较高的性能指标。(本文来源于《电子科技大学》期刊2009-02-01）
刘正军,冉崇森,胡悍英[7]（2005）在《一种用于DS-CDMA基站的全数字非相干延迟锁相环》一文中研究指出本文根据直接序列扩频码分多址(DS-CDMA)系统上行链路伪随机码跟踪的特点,给出并分析一种全数字非相干延迟锁相环 (DLL),该DLL采用了二元鉴相和数字序贯滤波的实现结构。文中推导了多用户环境下环路的数学模型及鉴相误差统计特性,给出了跟踪性能的计算机仿真结果。研究结果表明,本文给出的DLL能以小的复杂度实现良好的跟踪性能,具有较高的应用价值。(本文来源于《电讯技术》期刊2005年01期）
数字延迟锁相环论文开题报告
（1）论文研究背景及目的
此处内容要求：
首先简单简介论文所研究问题的基本概念和背景，再而简单明了地指出论文所要研究解决的具体问题，并提出你的论文准备的观点或解决方法。
写法范例：
为了消除芯片内部各模块间的时钟延时,减小时钟相位偏移,设计了一种快速锁定的全数字延迟锁相环结构,只需一次调节过程即可完成输入输出时钟的同步,锁定时间短,噪声不会积累,抗干扰性好。在监测相位差时利用一种新的相位选择方法,配合相应的控制逻辑电路,完成DLL的快速锁定,通过调整延迟单元的延时、个数及相应控制电路的大小,实现宽范围的相位锁定。SMIC 0.18μm CMOS工艺下的仿真结果表明,本设计能够在18个周期内完成输入时钟和输出时钟的相位同步,锁定范围是25MHz~300MHz,最大时间抖动为35ps。
（2）本文研究方法
调查法：该方法是有目的、有系统的搜集有关研究对象的具体信息。
观察法：用自己的感官和辅助工具直接观察研究对象从而得到有关信息。
实验法：通过主支变革、控制研究对象来发现与确认事物间的因果关系。
文献研究法：通过调查文献来获得资料，从而全面的、正确的了解掌握研究方法。
实证研究法：依据现有的科学理论和实践的需要提出设计。
定性分析法：对研究对象进行“质”的方面的研究，这个方法需要计算的数据较少。
定量分析法：通过具体的数字，使人们对研究对象的认识进一步精确化。
跨学科研究法：运用多学科的理论、方法和成果从整体上对某一课题进行研究。
功能分析法：这是社会科学用来分析社会现象的一种方法，从某一功能出发研究多个方面的影响。
模拟法：通过创设一个与原型相似的模型来间接研究原型某种特性的一种形容方法。
数字延迟锁相环论文参考文献
[1].曹玉梅,梁珍珍.基于延迟锁相环和锁频环结构的全数字同步倍频器[J].电子器件.2018
[2].保慧琴,尹国福.快速锁定的全数字延迟锁相环研究[J].微处理机.2016
[3].白海强.数字延迟锁相环锁定算法研究[D].国防科学技术大学.2014
[4].周洁,陈珍海,于宗光.一种用于高速流水线ADC的数字延迟锁相环电路[J].微电子学.2012
[5].保慧琴.多相位数字延迟锁相环研究与设计[D].西安电子科技大学.2010
[6].黎炜.32位微处理器数字CMOS延迟锁相环的设计[D].电子科技大学.2009
[7].刘正军,冉崇森,胡悍英.一种用于DS-CDMA基站的全数字非相干延迟锁相环[J].电讯技术.2005