导读:本文包含了深亚微米集成电路论文开题报告文献综述及选题提纲参考文献，主要关键词:可靠性评价,热载流子效应,经时击穿,辐射效应
深亚微米集成电路论文文献综述
沈竞宇[1]（2019）在《深亚微米CMOS集成电路可靠性评价与设计技术研究》一文中研究指出可靠性对几乎所有的集成电路产品来说都是一个重要的要求,尤其是在恶劣环境条件下,电子系统中芯片的可靠性必须达到更高的要求。因此集成电路厂商在设计和制造过程中对各种可靠性问题进行了重点的关注。随着工艺尺寸的不断缩小,互补金属氧化物半导体(Complementary Metal Oxide Semiconductor,CMOS)材料已经非常接近其本身的物理极限和可靠性极限。在深亚微米级和纳米级工艺节点,可靠性带来的挑战越来越受到人们的重视。基于以上背景,本文以深亚微米CMOS集成电路的可靠性评价和设计技术为研究课题,从CMOS集成电路的各种可靠性问题入手,重点研究了热载流子效应、经时击穿、负偏置温度不稳定性、电迁移和辐射效应的物理模型,失效机理和测试结构。深入分析了65nm CMOS工艺的热载流子效应,经时击穿效应,以及0.13μm工艺的铁电存储器的总剂量辐射效应。具体内容如下:对于工艺可靠性的问题,详细研究了热载流子效应、经时击穿、负偏置温度不稳定性、电迁移四种失效模式的物理模型,失效机理和测试结构。其中,对热载流子效应和经时击穿进行了深入研究。对65nm CMOS工艺的器件的热载流子效应进行了加速寿命试验和寿命预测;对比研究了热载流子对环形栅和条形栅NMOS器件的性能退化的影响;以及分析了冷载流子和热载流子对器件的性能影响的差别和相应的物理机理。同时,对65nm CMOS工艺的栅氧的经时击穿进行了加速寿命试验和寿命预测;对影响MOS器件经时击穿的各种因素进行了特性分析;以及研究了衬底热载流子对栅氧经时击穿的影响。对于器件的辐射效应问题,详细研究了铁电存储器的总剂量辐射效应。开展了全芯片~(60)Coγ射线总剂量效应试验;另外,由于钴源不能单独对铁电阵列和外围各电路模块进行辐照,故开展了局部辐照试验研究,主要包括X射线微束试验和电子加速器铝膜屏蔽试验;深入分析了铁电存储器各电路模块的辐射敏感性和失效机理;对比研究了不同辐射源的差异性和应用特点。基于对深亚微米CMOS集成电路的各种可靠性问题的详细研究,开展了可靠性加固设计研究,包括抗总剂量加固设计研究,抗热载流子退化加固设计研究以及提高栅介质可靠性的方法研究。(本文来源于《电子科技大学》期刊2019-04-01）
李铁虎[2]（2018）在《深亚微米和纳米级集成电路的辐照效应及抗辐照加固技术》一文中研究指出随着我国航空航天技术的不断进步和核物理科学研究的深入,抗辐照加固集成电路的需求与日俱增。一方面我国抗辐照加固芯片研制尚处于起步阶段,自主研发能力还不够强,另一方面高性能抗辐照加固集成电路一直是西方发达国家技术封锁和产品禁运的首要目标,我国核心关键技术领域用抗辐照加固集成电路尚不能完全自主可控,长期受制于技术领先国家,因此对集成电路辐照效应和抗辐照加固技术进行深入研究将极大地促进我国国防和现代化事业的发展。集成电路设计工艺从深亚微米逐渐向纳米级技术节点过渡,辐照效应和抗辐照加固技术也日新月异。在0.18μm工艺水平以上,由于器件氧化层和场氧区较厚,总剂量效应较为显着。进入65 nm工艺节点以下,由于器件氧化层减薄,采用浅槽隔离技术,总剂量效应大大降低,已不再成为主要辐照损伤因素。但随着工艺缩减,单粒子效应引发的“软错误”对电路的威胁越来越严重,甚至超过其他所有失效因素的总和,成为电路可靠性的首要问题。本文在深亚微米(0.18μm)和纳米级(65 nm)体硅CMOS工艺水平上,对器件、电路的辐照效应及抗辐照加固技术进行了较为深入的研究,主要研究成果如下:(1)对0.18μm体硅CMOS工艺N沟道core和I/O晶体管进行了总剂量辐照实验,得到了晶体管电气特性在总剂量辐照下的变化。研究发现:辐照累积总剂量提升,晶体管亚阈区漏电流增大,阈值电压漂移,晶体管电气特性退化;I/O晶体管的总剂量效应比core晶体管明显,窄沟晶体管由于辐照诱生窄沟道效应的影响总剂量效应比宽沟晶体管显着;晶体管负体偏置能够减轻器件总剂量效应。基于晶体管辐照实验和器件参数提取,对0.18μm体硅CMOS工艺普通条形栅和无边缘NMOSFET进行了辐照效应SPICE建模。模型仿真结果与实验结果吻合较好,能有效预测器件、电路的总剂量响应。(2)研究了组合逻辑数字电路中SET脉冲的产生和传播。研究发现:入射重离子LET值增大,SET电流脉冲尖峰值增大,电流持续时间延长,SET脉宽增大;SET电流呈现脉冲尖峰之后的平台期,与传统双指数形态不同,表明晶体管电气耦合状态下单粒子响应有别于孤立的晶体管,采用混合模拟仿真能较精准预测电路SEE;宽沟晶体管SET脉宽小于窄沟晶体管,长沟晶体管SET脉宽大于短沟晶体管,在设计中可尽量选用沟道短而宽的晶体管以抑制SET效应。(3)研究了时序逻辑数字电路中SEU的物理机制。研究发现:0.18μm非加固标准6管SRAM的翻转截面高于65 nm SRAM,这主要是由于工艺缩减单粒子敏感体积减小,电荷收集量降低造成的。(4)研究了工艺缩减、工作频率提升等因素对电路SEE的影响。研究发现:增加阱接触数量,减小接触孔与器件之间的距离有助于降低SET脉宽,减轻阱电势调制,从而抑制SEE;重离子入射角度增大,器件间的电荷共享增强,通过脉冲压缩机制有助于减小SET脉宽;深N阱结构能够有效截断重离子入射产生的电荷漏斗,降低敏感节点电荷收集量,使得SET脉宽小于普通双阱工艺结构。(5)提出了一种抗SEU的SRAM单元电路拓扑新结构。此SRAM单元电路的SEU临界电荷高达12,320 fC,是非加固标准6T SRAM单元的1,000倍以上,与其他加固单元电路相比也有显着提升,而电气性能没有显着退化,能充分保证在强辐射环境下的高可靠应用。(6)基于65 nm体硅CMOS工艺设计开发了一款抗辐照加固标准数字单元库,可应用于实际抗辐照加固芯片研制。(7)基于0.18μm和65 nm体硅CMOS工艺分别设计开发了两款抗辐照加固芯片。提出了一种评估电路总剂量效应的正向体偏置法。与晶体管辐照效应SPICE模型仿真对比验证了新方法的有效性。提出了一种高速数据合成电路。与传统数据合成器相比,新数据合成电路避免了数据穿通的可能,且多级级联应用能够保证数据天然同步特性。设计了一种宽带锁相环VCO振荡带自动校准算法,实现了超宽频率范围覆盖的两个VCO振荡频率校正,在较短时间内实现较高精度的频率锁定功能。(本文来源于《西安电子科技大学》期刊2018-09-01）
黄炜,付晓君,刘凡,刘伦才[3]（2015）在《交流信号对亚微米CMOS集成电路可靠性的影响》一文中研究指出介绍了交流信号对亚微米CMOS集成电路可靠性的影响,重点分析了亚微米CMOS集成电路中交流应力下的热载流子效应、电迁移、栅氧化层介质击穿效应。通过与直流应力下器件可靠性的对比,分析交流信号与直流信号对亚微米CMOS集成电路可靠性影响的差异。(本文来源于《微电子学》期刊2015年01期）
宋邦燮,刘力源[4]（2014）在《深亚微米CMOS模拟集成电路设计》一文中研究指出《深亚微米CMOS模拟集成电路设计》着眼于电路设计,首先介绍双极结型晶体管(BJT)和金属氧化物半导体(MOS)晶体管的抽象模型,然后介绍如何利用晶体管构建更大的系统。主要内容包括:运算放大器、数据转换器、奈奎斯特数据转换器、过采样数据转换器、高精度数据转换器、锁相环、频(本文来源于《中国科技信息》期刊2014年06期）
王沛荣[5]（2013）在《深亚微米超大规模集成电路可制造性研究与设计》一文中研究指出随着集成电路制造工艺技术的迅速发展，集成电路集成度迅速攀升，制造流程及工艺步骤日趋复杂，工艺尺寸也在不断缩小。集成电路可制造性设计(DesignFor Manufacturability,DFM)以直接提升集成电路芯片的良品率及降低芯片的生产成本为主要目的,越来越引起业界的关注。本文对深亚微米大规模集成电路的可制造性设计展开研究。首先简要介绍集成电路的制造工艺，分析深亚微米工艺制造过程中出现的工艺可变性问题、光刻问题、化学机械抛光问题以及天线效应问题；然后阐述集成电路芯片良率损耗的机理，良率的损耗主要由随机良率损耗、系统误差良率损耗和参数波动良率损耗叁部分构成。针对集成电路制造过程中出现的问题，基于集成电路设计与制造是相互协同、相互关联的，本文在物理设计阶段加入可制造性设计，并提出了相应的可制造性设计方案。针对化学机械抛光出现的问题采用区域填充、双过孔和宽金属开槽来解决；针对天线效应问题采用跳线和加反向二极管的方式解决；在物理设计阶段采用全局布线DFM，进行互连扩展；最后在sign off(签核)的时候采用OCV(OnChip Variation)的方式进行时序收敛检查。在提出可制造性设计方案之后，论文基于传统的物理设计流程提出了加入可制造性设计的物理设计流程。最后以智能卡读卡器芯片的设计为例，在智能卡读卡器芯片的物理设计过程中加入可制造性设计方案，完成该芯片的设计,通过可制造性设计方案的实施，解决工艺制造过程中出现的良率问题。最后芯片在SMIC0.18m工艺下成功流片。论文通过对深亚微米大规模集成电路可制造性设计的研究，提出加入可制造性设计的物理设计流程。在集成电路物理设计过程中加入可制造性设计流程，降低了集成电路工艺制造过程中出现问题的几率,减少了集成电路制造过程中出现的良率损耗。研究内容为深亚微米大规模集成电路工艺下可制造性设计提供了一定的借鉴和参考。(本文来源于《北京工业大学》期刊2013-06-30）
袁博鲁,万天才[6]（2012）在《亚微米集成电路的ESD保护设计》一文中研究指出介绍了一种带ESD瞬态检测的VDD-VSS之间的电压箝位结构,归纳了在设计全芯片ESD保护结构时需要注意的关键点;提出了一种亚微米集成电路全芯片ESD保护的设计方案,从实例中验证了亚微米集成电路的全芯片ESD保护设计。(本文来源于《微电子学》期刊2012年02期）
仝红红[7]（2011）在《亚微米数字集成电路测试与验证方法研究及实现》一文中研究指出随着集成电路技术迅速发展,集成电路工艺尺寸日益缩小,设计复杂度不断提高,集成电路测试与验证设计的重要性愈发突出。目前,芯片测试与验证的投入约占据芯片设计总投入的70%,从事测试与验证的人员是设计人员的2倍,设计方案完成之后测试平台代码约占设计代码的80%。对芯片进行验证目的是检验芯片设计功能和时序是否符合设计要求；测试的目的是检验芯片是否存在制造错误。测试与验证的角色已经打破了传统的设计与生产之间的障碍,并且导致了设计与生产技术的不断融合,例如针对时序电路测试所提出的全扫描设计,针对存储器测试所提出的内建自测试设计,针对芯片功能所提出的软硬件协同仿真技术等等。为了控制芯片设计成本,如何高效的在设计中加入可测试性设计,如何实现具有高覆盖率的验证工作,缩短设计时间,成为数字集成电路实现的技术瓶颈之一。本论文在明确上述问题的基础上对亚微米数字集成电路的测试与验证技术进行了深入研究,并将提出的方法在0.35um 1P4M CMOS工艺的税控加油机控制芯片GVC中进行了实现。最终芯片研发成功,通过专家技术鉴定。本文对税控加油机控制芯片GVC进行了简要介绍,主要包括芯片的应用背景、功能和技术指标等。本文深入研究了集成电路可测试技术的理论及其应用,包括全扫描测试、内建自测试和边界扫描测试的设计流程。可测试性设计方法在保证系统的可观测性和可控制性的前提下,能够提高测试覆盖率,缩短测试时间。在全扫描设计方面,分析了在芯片中的可能出现的故障模型,并给出了解决方法。在内建自测试设计方面,提出了针对RAM的详细设计方案。在边界扫描测试方面,介绍了利用EDA工具的详细设计流程。其中全扫描设计和内建自测试设计在GVC芯片中得到了应用。最后,本文研究了集成电路验证方法的理论及其应用,包括基于仿真的验证和原型验证两种方法的设计流程。其中,基于仿真的验证方法是利用创建Testbench的方法,在GVC中完成了系统级和行为级的仿真与验证；FPGA原型验证在Altera公司的FPGA芯片中得以验证。最终GVC芯片设计完毕,并投片生产,通过了测试与验证,在加油机整机上运行正常。(本文来源于《山东大学》期刊2011-04-15）
殷冠华[8]（2011）在《深亚微米集成电路制造中电介质自对准接触通孔刻蚀工艺机理及应用》一文中研究指出自对准接触通孔刻蚀工艺是大规模集成电路制造流程中最关键的工艺之一。随着大规模集成电路制造朝着更小关键尺寸和更高集成度方向发展,特别在深亚微米尺寸条件下,对工艺的精度和难度要求越来越高,而电介质自对准接触通孔刻蚀工艺作为一种先进的自对准接触通孔刻蚀工艺方案,在利用现有刻蚀条件下可以有效的减轻光刻工艺对光刻精度和线宽尺寸的压力,所以对其机理及应用的研究就有一定的必要性。本文利用的是上海宏力半导体制造有限公司先进的8英寸晶圆集成电路制造设备来进行实验和研究,以达到理论研究和实际生产相结合的目的。本文概述了刻蚀工艺的发展和现状：就各自的特点描述了刻蚀工艺从湿法刻蚀到干法刻蚀发展的原因和过程；等离子体刻蚀的特点和工作原理；干法刻蚀从等离子增强刻蚀系统和反应离子刻蚀系统逐步发展到磁场增强系统和感应耦合系统,并描述了各个系统的工作机理和特点。同时着重介绍了反应离子刻蚀的机理和特点以及电介质刻蚀的F/C比率模型对刻蚀效果和选择比的影响。本文主要研究的是一种采用硬掩模方式实现的电介质自对准接触通孔刻蚀工艺,介绍了硬掩模方式的特点和工艺步骤：首先通过硬掩模定义通孔的尺寸,再以硬掩模定义的孔为基础来进行自对准接触通孔刻蚀工艺,这种方式进一步降低了对光刻工艺的要求。电介质自对准接触通孔的尺寸对晶圆电性和良率有相当重要的影响,本文通过实验得出了通过自对准接触通孔硬掩模刻蚀工艺中工艺参数的调节来控制自对准孔尺寸的方案并就其机理进行了具体的研究。在自对准接触通孔刻蚀工艺中由于选择比的要求会使用产生较多聚合物的工艺,但聚合物会对自对准工艺本身以及晶圆的电性和良率有直接的影响。本文提出了一种用纯硅档片进行自对准工艺来间接观测聚合物的方法,并由该方法来研究自对准工艺过程中聚合物的分布和厚度情况并且得出有效影响和控制聚合物的方案。同时本文也通过实验方式得出了自对准接触通孔刻蚀工艺中各种工艺参数的变化对晶圆电性和良率的影响及机理,并就其影响效应得出了最佳的调控方案。(本文来源于《复旦大学》期刊2011-04-01）
黄权[9]（2011）在《亚微米数字集成电路约束及收敛方法研究》一文中研究指出随着集成电路技术的快速发展,芯片加工工艺不断缩小,电路设计规模不断扩大,同时芯片功能和性能要求越来越高。在这种情况,芯片的约束分析变得极为复杂,约束收敛越来越难。因此,如何正确且快速地实现芯片约束收敛是深亚微米集成电路设计所需考虑的重要问题。本文在山东省信息产业厅发展专项资金项目“税控加油机控制系统集成电路芯片设计”的支持下,对数字集成电路的约束原理和约束方法进行深入的研究,然后对税控加油机油量控制芯片GVC (Gas Volume Controller)进行约束分析,最后在Synopsys ASIC设计平台上实现该控制芯片的版图设计,并确定芯片约束收敛的方法。本论文的主要工作包括以下几个方面：1、研究芯片约束的原理和方法,并对税控加油机油量控制芯片进行约束分析,主要包括时序约束分析、面积约束分析和功耗约束分析；2、制定芯片综合优化策略,并在约束作用下完成税控加油机油量控制芯片RTL代码到门级网表的转换；3、实现税控加油机油量控制芯片的物理设计,包括布图规划、布局、时钟树综合和布线,确定芯片的约束收敛方法；4、为了提高制造良品率,对芯片进行可制造性设计,包括天线修复、添加fillercell和冗余金属填补等；为准确计算芯片互连线的延迟,对版图进行RC寄生参数抽取；5、芯片约束收敛验证,包括物理验证,静态时序分析,功耗分析,电压降/电子迁移分析以及等价性验证等。本论文基于Chartered 0.35微米逻辑工艺,完成了税控加油机油量控制芯片从综合到版图的设计工作,芯片的所有约束都得到了收敛,并成功流片。经验证,芯片能够实现税控加油机控制系统的所有加油控制功能和数据查询功能等,解决了当前国内税控加油机控制系统存在的不足,填补国内税控燃油加油机控制芯片的空白。(本文来源于《山东大学》期刊2011-03-04）
李若飞,蒋明曦[10]（2010）在《亚微米CMOS集成电路抗总剂量辐射版图设计》一文中研究指出随着商业集成电路生产进入亚微米工艺时代,其生产出的微电子器件抗辐射能力不断提高,使得对专用集成电路进行抗辐加固设计成为可能。主要介绍了抗电离辐射的基本加固方法以及一种可以节省芯片面积的版图设计方法,使得在商用工艺上可以获得集成度更高的具有抗辐射能力的专用集成电路。(本文来源于《微处理机》期刊2010年06期）
深亚微米集成电路论文开题报告
（1）论文研究背景及目的
此处内容要求：
首先简单简介论文所研究问题的基本概念和背景，再而简单明了地指出论文所要研究解决的具体问题，并提出你的论文准备的观点或解决方法。
写法范例：
随着我国航空航天技术的不断进步和核物理科学研究的深入,抗辐照加固集成电路的需求与日俱增。一方面我国抗辐照加固芯片研制尚处于起步阶段,自主研发能力还不够强,另一方面高性能抗辐照加固集成电路一直是西方发达国家技术封锁和产品禁运的首要目标,我国核心关键技术领域用抗辐照加固集成电路尚不能完全自主可控,长期受制于技术领先国家,因此对集成电路辐照效应和抗辐照加固技术进行深入研究将极大地促进我国国防和现代化事业的发展。集成电路设计工艺从深亚微米逐渐向纳米级技术节点过渡,辐照效应和抗辐照加固技术也日新月异。在0.18μm工艺水平以上,由于器件氧化层和场氧区较厚,总剂量效应较为显着。进入65 nm工艺节点以下,由于器件氧化层减薄,采用浅槽隔离技术,总剂量效应大大降低,已不再成为主要辐照损伤因素。但随着工艺缩减,单粒子效应引发的“软错误”对电路的威胁越来越严重,甚至超过其他所有失效因素的总和,成为电路可靠性的首要问题。本文在深亚微米(0.18μm)和纳米级(65 nm)体硅CMOS工艺水平上,对器件、电路的辐照效应及抗辐照加固技术进行了较为深入的研究,主要研究成果如下:(1)对0.18μm体硅CMOS工艺N沟道core和I/O晶体管进行了总剂量辐照实验,得到了晶体管电气特性在总剂量辐照下的变化。研究发现:辐照累积总剂量提升,晶体管亚阈区漏电流增大,阈值电压漂移,晶体管电气特性退化;I/O晶体管的总剂量效应比core晶体管明显,窄沟晶体管由于辐照诱生窄沟道效应的影响总剂量效应比宽沟晶体管显着;晶体管负体偏置能够减轻器件总剂量效应。基于晶体管辐照实验和器件参数提取,对0.18μm体硅CMOS工艺普通条形栅和无边缘NMOSFET进行了辐照效应SPICE建模。模型仿真结果与实验结果吻合较好,能有效预测器件、电路的总剂量响应。(2)研究了组合逻辑数字电路中SET脉冲的产生和传播。研究发现:入射重离子LET值增大,SET电流脉冲尖峰值增大,电流持续时间延长,SET脉宽增大;SET电流呈现脉冲尖峰之后的平台期,与传统双指数形态不同,表明晶体管电气耦合状态下单粒子响应有别于孤立的晶体管,采用混合模拟仿真能较精准预测电路SEE;宽沟晶体管SET脉宽小于窄沟晶体管,长沟晶体管SET脉宽大于短沟晶体管,在设计中可尽量选用沟道短而宽的晶体管以抑制SET效应。(3)研究了时序逻辑数字电路中SEU的物理机制。研究发现:0.18μm非加固标准6管SRAM的翻转截面高于65 nm SRAM,这主要是由于工艺缩减单粒子敏感体积减小,电荷收集量降低造成的。(4)研究了工艺缩减、工作频率提升等因素对电路SEE的影响。研究发现:增加阱接触数量,减小接触孔与器件之间的距离有助于降低SET脉宽,减轻阱电势调制,从而抑制SEE;重离子入射角度增大,器件间的电荷共享增强,通过脉冲压缩机制有助于减小SET脉宽;深N阱结构能够有效截断重离子入射产生的电荷漏斗,降低敏感节点电荷收集量,使得SET脉宽小于普通双阱工艺结构。(5)提出了一种抗SEU的SRAM单元电路拓扑新结构。此SRAM单元电路的SEU临界电荷高达12,320 fC,是非加固标准6T SRAM单元的1,000倍以上,与其他加固单元电路相比也有显着提升,而电气性能没有显着退化,能充分保证在强辐射环境下的高可靠应用。(6)基于65 nm体硅CMOS工艺设计开发了一款抗辐照加固标准数字单元库,可应用于实际抗辐照加固芯片研制。(7)基于0.18μm和65 nm体硅CMOS工艺分别设计开发了两款抗辐照加固芯片。提出了一种评估电路总剂量效应的正向体偏置法。与晶体管辐照效应SPICE模型仿真对比验证了新方法的有效性。提出了一种高速数据合成电路。与传统数据合成器相比,新数据合成电路避免了数据穿通的可能,且多级级联应用能够保证数据天然同步特性。设计了一种宽带锁相环VCO振荡带自动校准算法,实现了超宽频率范围覆盖的两个VCO振荡频率校正,在较短时间内实现较高精度的频率锁定功能。
（2）本文研究方法
调查法：该方法是有目的、有系统的搜集有关研究对象的具体信息。
观察法：用自己的感官和辅助工具直接观察研究对象从而得到有关信息。
实验法：通过主支变革、控制研究对象来发现与确认事物间的因果关系。
文献研究法：通过调查文献来获得资料，从而全面的、正确的了解掌握研究方法。
实证研究法：依据现有的科学理论和实践的需要提出设计。
定性分析法：对研究对象进行“质”的方面的研究，这个方法需要计算的数据较少。
定量分析法：通过具体的数字，使人们对研究对象的认识进一步精确化。
跨学科研究法：运用多学科的理论、方法和成果从整体上对某一课题进行研究。
功能分析法：这是社会科学用来分析社会现象的一种方法，从某一功能出发研究多个方面的影响。
模拟法：通过创设一个与原型相似的模型来间接研究原型某种特性的一种形容方法。
深亚微米集成电路论文参考文献
[1].沈竞宇.深亚微米CMOS集成电路可靠性评价与设计技术研究[D].电子科技大学.2019
[2].李铁虎.深亚微米和纳米级集成电路的辐照效应及抗辐照加固技术[D].西安电子科技大学.2018
[3].黄炜,付晓君,刘凡,刘伦才.交流信号对亚微米CMOS集成电路可靠性的影响[J].微电子学.2015
[4].宋邦燮,刘力源.深亚微米CMOS模拟集成电路设计[J].中国科技信息.2014
[5].王沛荣.深亚微米超大规模集成电路可制造性研究与设计[D].北京工业大学.2013
[6].袁博鲁,万天才.亚微米集成电路的ESD保护设计[J].微电子学.2012
[7].仝红红.亚微米数字集成电路测试与验证方法研究及实现[D].山东大学.2011
[8].殷冠华.深亚微米集成电路制造中电介质自对准接触通孔刻蚀工艺机理及应用[D].复旦大学.2011
[9].黄权.亚微米数字集成电路约束及收敛方法研究[D].山东大学.2011
[10].李若飞,蒋明曦.亚微米CMOS集成电路抗总剂量辐射版图设计[J].微处理机.2010