导读:本文包含了高速模数转换器论文开题报告文献综述及选题提纲参考文献，主要关键词:高速模数转换器,动态老炼技术,原理,目的
高速模数转换器论文文献综述
李军求,刘天照[1]（2019）在《高速模数转换器动态老炼技术探讨》一文中研究指出动态老炼对保障高速模数转换器(ADC)在应用中能够长久稳定地工作起着至关重要的作用。针对国内目前对高速ADC的动态老炼时钟频率普遍偏低的现象,分析了高速ADC动态老炼中的关键因素,并结合一款16位100 Msps ADC,提出了一种低成本、具有实际工程应用价值的动态老炼试验方案,为实现高速ADC的全速动态老炼提供了参考。(本文来源于《电子产品可靠性与环境试验》期刊2019年05期）
赵喆,栾昌海,刘寅[2]（2019）在《一种非二进制高速逐次逼近型模数转换器》一文中研究指出本文采用Global Foundry22nm工艺,设计了一款12位125MHz非二进制高速逐次逼近型模数转换器。为了提高模数转换器的转换速度,在设计中采用了非二进制电容阵列,减小高位电容降低电容DAC对建立时间和建立精度的要求;同时采用了0. 26f单位电容,以进一步提高采样速度,降低功耗;为了修正单位电容的匹配偏差,采用了一种前台校准算法。经过流片验证,校准算法能够实现电容校准,最终测试达到的有效位数为9. 8位,功耗为2. 4mW,面积仅为0. 04mm~2。(本文来源于《中国集成电路》期刊2019年05期）
赵喆,栾昌海,刘寅[3]（2019）在《高速逐次逼近型模数转换器的研究与设计》一文中研究指出本文采用HLMC 55nm工艺,设计了一款高速逐次逼近型模数转换器。为了提高模数转换器的转换速度,在设计中采用了特殊的电容阵列布局方式,减小高位电容降低电容DAC对建立时间和建立精度的要求;采用快复位式比较器减小比较器的比较延迟;采用编程可控的环路延迟,控制环路建立的精度和速度。在80MHz输入采样时钟的频率下,测试得到的有效位数超过8.2bit。(本文来源于《中国集成电路》期刊2019年04期）
许伟达,徐导进,潘潇雨,刘伟[4]（2019）在《正弦波测量高速模数转换器(ADC)的INL/DNL》一文中研究指出积分非线性(INL)和微分非线性(DNL)是数据转换器(ADC)最重要的参数之一,在高速、高动态性能数据转换器中尤其重要,对高分辨率成像应用中具有重要意义。论文简要回顾了这两个参数的定义,并系统性阐述一种非常用的正弦波测量高速模数转换器(ADC)的INL/DNL的方法。(本文来源于《计算机与数字工程》期刊2019年02期）
潘潇雨,许伟达,刘伟[5]（2019）在《宇航用高速模数转换器B9243的测试与评估》一文中研究指出介绍了宇航用高速AD转换器B9243的应用、测试原理、测试方法、测试线路设计等方面,重点介绍了使用大规模混合信号测试系统Micro FLEX对B9243的静态参数和动态参数进行测试的方法,以及如何在测试过程中进行噪声的抑制以提高动态参数的测试准确度。(本文来源于《计算机与数字工程》期刊2019年01期）
许伟达,徐导进,刘伟,潘潇雨[6]（2019）在《高速模数转换器RHF1201测试技术研究》一文中研究指出论文介绍高速模数转换器RHF1201特性,在测试项目动态参数开发过程如何选择合适的测试资源,设计适合器件测试的接口电路,减少噪声的引入满足动态参数的测试。(本文来源于《计算机与数字工程》期刊2019年01期）
李登全[7]（2018）在《高速CMOS时域交织逐次逼近型模数转换器关键技术研究》一文中研究指出模数转换器(ADC)是当代电子系统中重要的组成部分,承担着连接模拟电路与数字电路的任务,广泛应用于无线通讯、光通信、图像处理等系统中。而随着微电子技术的不断进步,尤其是CMOS工艺节点的不断缩小,片上系统(SoC)也向着更高频、更低功耗的方向发展,这对ADC的性能提出了更为严格的要求。因此,研究高速低功耗ADC芯片具有重要的产业意义和广阔的应用前景。相较于其他类型的高速ADC结构,时域交织(TI)ADC可以达到很高的转换速率,并且当子通道采用逐次逼近型(SAR)ADC时,可以实现较高的转换精度和较低的功耗。目前TI-SAR ADC的研究主要面临如下挑战:如何克服通道间失配对整体性能的影响,包括失调失配、增益失配、带宽失配和时钟偏差,尤其是时钟偏差,其对TI ADC性能的影响最大;如何实现高采样率下的中高精度子ADC,需要解决高速电容阵列时序及冗余位校准的问题;如何在保证转换精度和转换速率的前提下降低功耗。本文以TI-SAR ADC为研究方向,对高速中高精度TI-SAR ADC关键技术进行了系统研究,突破通道失配校准及低功耗子ADC实现等技术瓶颈,实现ADC整体性能的有效提升。通过对通道失配的频域分析,并对失配进行系统级建模,得到ADC性能与失配的表达式,作为确定TIADC性能指标的重要依据。并在此分析的基础上,提出一种针对时钟偏差的数字后台校准算法。该算法通过对各通道输出码之间的自相关函数进行计算得到时钟偏差的方向,随后利用插值滤波器在数字域对误码进行补偿,本文所提出的拉格朗日数字微分器具有结构简单、阶数低、功耗低的特点。该校准算法可在(0,0.44)f_s范围内有效提高TIADC的信噪比,并且具有收敛速度快的优点。基于TSMC 65nm CMOS工艺,实现一款10位150MS/s SAR ADC。通过采用非二进制搜索算法,实现一定的冗余量,对SAR ADC中数模转换器(DAC)建立误差进行容忍,以此实现DAC的快速建立,提高转换速率。采用分裂电容时序来进一步提高SAR ADC的转换速率,并有效降低动态失调对ADC精度的影响。此外,将单调时序应用于最低位电容,实现整体电容面积的减半。采用动态比较器及动态锁存器实现高速低功耗的操作。采用基于全加器的译码器电路将原始量化的11位数字码转换为10位二进制码。最终完成该ADC的电路和版图设计,流片测试。芯片面积0.079mm~2,功耗1.4mW。在150MS/s采样率下,DNL值为-0.54~0.52LSB,INL值为-1~0.9LSB。输入奈奎斯特频率时,SNDR为51.1dB,SFDR为62.35dB,ENOB为8.2bit,优值(FoM)为31.8fJ/conv.-step。基于TSMC 65nm CMOS工艺,实现一款10位600MS/s四通道TI-SAR ADC。子通道采用上文中10位150MS/s SAR ADC。时钟电路采用基于锁存器的四分频电路,并通过与传输门结合,有效降低了时钟偏差及时钟抖动。采用数字后台算法对时钟偏差、增益失配和失调失配进行校准。提出高速高精度采样开关,该开关利用体效应补偿技术,仿真结果表明在多种工艺角、电源电压和温度(PVT)组合下,SFDR均达到66dB以上。采用片上参考电压产生器为子SAR ADC提高稳定、快速响应的参考电压,有效减少片上去耦电容的面积,提高了整体芯片的集成度。最终完成该TIADC的电路和版图设计,流片测试。芯片面积0.69mm~2,功耗34mW。在600MS/s采样率下,DNL值为-0.21~0.39LSB,INL值为-0.94~0.93LSB。输入100MHz弦波并经过校准后,SNDR为52.1dB,SFDR为56.4dB,ENOB为8.36bit。输入240MHz弦波并经过校准后,SNDR为49dB,FoM为246fJ/conv.-step。根据测试结果,本文设计的TI-SAR ADC满足设计要求,相较于已有的TIADC芯片及校准算法而言,均具有一定的先进性。(本文来源于《西安电子科技大学》期刊2018-04-01）
李晓兴[8]（2018）在《高速低功耗逐次逼近型模数转换器研究》一文中研究指出随着无线通信、便携式测量仪器等方面的快速发展,要求模数转换器(Analog-to-Digital Converter,ADC)的速度越来越高、功耗越来越低。逐次逼近型(Successive Approximation Register,SAR)ADC具有结构简单、面积小、功耗低的天然优势,并且能够适应工艺尺寸缩小带来的挑战,不仅在低速低功耗应用领域占据着广阔的市场,在高速低功耗领域也逐渐崭露头角,因此,研究单核高速低功耗SAR ADC的实现技术具有重要意义。本课题对单核SAR ADC的设计进行研究,致力于在保证SAR ADC低功耗优势的基础上尽可能提高转换速度。本文调研了国内外SAR ADC的研究现状,分析了SAR ADC的几种常见结构及设计中的非理想因素,最终确定了适合本课题的设计方案。本次设计的SAR ADC包括采样开关、DAC电容阵列、比较器及失调校正模块、SAR控制逻辑电路。采用线性度高的栅压自举开关提高精度;采用改进型分段电容结构,去掉了低位段的最高位电容,有效地控制了面积和功耗,同时采用部分单调开关切换方案,在最高位和次高位比较时都不需要消耗能量,功耗比单调型时序方案减少了50%,比基于V_(cm)的开关方案减少了25%;采用两级动态比较器,没有静态功耗,并采取基于负载不平衡电容补偿的失调校正方法,在不增加功耗的情况下实现了低失调动态比较器,蒙特卡洛仿真表明校正前失调电压为5.14mV,校正后失调电压为0.37mV;SAR控制逻辑电路的设计将DAC的输出直接反映到开关控制端,减小了关键链路延时,提高了ADC的转换速度。本课题基于40nm CMOS工艺设计了高速低功耗SAR ADC的具体电路及版图,并进行了流片验证。测试结果表明:所设计的SAR ADC最高转换速率可达200MS/s,信噪失真比为50.1dB,无杂散动态范围为65.1dB,功耗9.2mW。(本文来源于《东南大学》期刊2018-04-01）
王林锋[9]（2018）在《高速流水线模数转换器关键技术研究与芯片设计》一文中研究指出随着无线通信技术的快速发展,5G通信技术已成为全球性研究的热点,峰值数据传输速率将达到10Gbit/s,需要模数转换器(Analog to Digital Converter,ADC)的转换速率达到几GS/s,同时对ADC的精度、芯片面积和功耗也提出了很高的要求。流水线型模数转换器(PipelineADC)和折迭插值模数转换器(Folding and Interpolating ADC,F&I ADC)是采用单通道实现高速转换器的主要类型。所以研究以流水线和折迭插值结构为基础的高速ADC具有重要的意义本课题以Pipeline ADC和F&IADC为研究对象,对进一步提高其转换速率和降低功耗的关键技术进行深入探讨,其主要研究内容如下:(1)本文对Pipeline ADC的基本原理及冗余位数字矫正算法进行分析,对系统中的主要误差机制、单元电路的电路结构和设计方法进行深入研究。并对MDAC的闭环建立行为以及开关导通电阻对建立行为的影响进行解析分析。对深亚微米CMOS工艺下高速、高精度Pipeline ADC及其单元电路的设计方法进行研究。提出一种对称性栅压自举开关,通过采用新型的电路技术来克服电荷注入效应、开关管体效应、以及减小开关管栅极寄生电容。提出一种高速、低回踢噪声比较器,通过在前置放大器的输入管添加交叉耦合电容的方式,来抑制锁存器两端的电压跳变对前置放大器输入端信号的干扰,并优化比较器的电路结构,将回踢噪声由原来的1.5mV减小到0.5mV。在此基础上在65nm CMOS工艺下设计实现一款12bit500MS/s高速Pipeline ADC,仿真结果表明该ADC的工作速率可达800MS/s,且在采样频率为500MS/s时功耗只有225mW。(2)本文对高速Pipeline ADC中的关键电路模块,带有输入缓冲器的前端采样保持电路进行研究,对超级源跟随器的电路结构及其线性化技术进行深入研究。在此基础上,以超级源跟随器为基本结构,在65nm CMOS工艺下设计实现了一款带有输入缓冲器的高速、高精度采样保持电路。此电路中,超级源跟随器采用两个电压-电压负反馈环路来降低输出阻抗和提高线性度。此采样保持电路在1.5GS/s高速采样下,线性度达到了 12.6bit,功耗只有27mW。(3)为了进一步提高PipelineADC的速度和降低其功耗,提出了一种负载平衡结构高速Pipeline ADC系统架构。此系统架构采用非标准级间增益级、运放和电容共享以及等比例缩小技术、无前端SHA结构来实现相邻两级共享运放闭环建立时的负载平衡,增加了 ADC的速度,优化了系统的性能。同时对此方案中的共享运放输入端寄生电容和共享电容的电荷记忆效应进行了深入分析,并提出了解决方案,在此基础上在65nm CMOS工艺下设计实现了一款12bit 500MS/s高速Pipeline ADC,其整体功耗只有147mW。(4)针对F&IADC在粗细量化通道协同编码结构中,细量化通道中最低位比较器因失调等非理想因素导致的误判引起的ADC第六位的错误编码,在系统结构上进行了深入研究,提出了一种数字编码矫正电路。在此基础上,在TSMC0.18μm CMOS工艺下实现了一款带有数字编码矫正电路的8Bit lGS/s高速F&I ADC,测试结果表明此矫正电路对ADC第六位编码进行了矫正,提高了 ADC的性能。(本文来源于《东南大学》期刊2018-03-08）
顾泓[10]（2018）在《高速折迭插值模数转换器的研究与设计》一文中研究指出高速模数转换器应用范围广阔,涉及雷达、卫星通信等。近年来随着5G通信技术的快速发展,人们对高速模数转换器需求越来越大,对其性能也提出了更高的要求。折迭插值模数转换器因其具有速度高、精度和功耗适中的优势,在这些领域中可以发挥很大的作用。本文首先对几种高速模数转换器的架构进行了分析和比较,并对它们的性能作了总结和对比。之后,对折迭插值模数转换器的原理和设计进行了详细的介绍。输入信号的采样和保持是采用栅压自举结构的跟踪保持放大器实现的,通过对开关栅源端施加恒定的电压来抑制导通电阻的变化,从而抑制采样过程中的非线性;前置放大器处于模拟电路前端,它的失调会因为后级电路进一步放大,为了抑制其失调采用了电阻均值技术;为了实现大的折迭因子而不影响折迭电路的带宽,采用两级级联折迭的方式替代单级折迭,同时在级间串联采保电路可以放宽对折迭电路带宽的要求;为了提高过零点的准确性,提高ADC的线性度,调整电路参数抑制了电阻插值带来的插值误差,改进插值网络抑制了插值曲线与折迭曲线之间的幅度失配;为了降低高速比较器的回踢噪声,对电路结构进行了改进,并且调整电路参数抑制失调。最后,在TSMC0.13μm CMOS工艺下完成了折迭插值模数转换器的电路原理图设计和版图设计。在电路原理图设计中,对每个模块都单独进行了仿真,使其参数达到了预期的目标,最后通过了整体的前仿。在此基础上,完成了整体的版图设计和提参后仿,芯片面积为1.9*1.4mm~2。后仿结果表明,在采样率1.5GHz、信号频率64MHz时,SNDR为45.41dB,SFDR为49.93dBc,ENOB为7.25位,总功耗为175mW。本文还对高速ADC测量平台进行了研究。以ADI公司的折迭插值架构的ADC12D1800芯片为待测目标构建了测试平台,详细介绍了高速ADC的测量过程,通过对比测量结果和手册指标验证了测量平台和测量方式的正确性,对以后折迭插值ADC的测量具有指导意义。(本文来源于《东南大学》期刊2018-03-01）
高速模数转换器论文开题报告
（1）论文研究背景及目的
此处内容要求：
首先简单简介论文所研究问题的基本概念和背景，再而简单明了地指出论文所要研究解决的具体问题，并提出你的论文准备的观点或解决方法。
写法范例：
本文采用Global Foundry22nm工艺,设计了一款12位125MHz非二进制高速逐次逼近型模数转换器。为了提高模数转换器的转换速度,在设计中采用了非二进制电容阵列,减小高位电容降低电容DAC对建立时间和建立精度的要求;同时采用了0. 26f单位电容,以进一步提高采样速度,降低功耗;为了修正单位电容的匹配偏差,采用了一种前台校准算法。经过流片验证,校准算法能够实现电容校准,最终测试达到的有效位数为9. 8位,功耗为2. 4mW,面积仅为0. 04mm~2。
（2）本文研究方法
调查法：该方法是有目的、有系统的搜集有关研究对象的具体信息。
观察法：用自己的感官和辅助工具直接观察研究对象从而得到有关信息。
实验法：通过主支变革、控制研究对象来发现与确认事物间的因果关系。
文献研究法：通过调查文献来获得资料，从而全面的、正确的了解掌握研究方法。
实证研究法：依据现有的科学理论和实践的需要提出设计。
定性分析法：对研究对象进行“质”的方面的研究，这个方法需要计算的数据较少。
定量分析法：通过具体的数字，使人们对研究对象的认识进一步精确化。
跨学科研究法：运用多学科的理论、方法和成果从整体上对某一课题进行研究。
功能分析法：这是社会科学用来分析社会现象的一种方法，从某一功能出发研究多个方面的影响。
模拟法：通过创设一个与原型相似的模型来间接研究原型某种特性的一种形容方法。
高速模数转换器论文参考文献
[1].李军求,刘天照.高速模数转换器动态老炼技术探讨[J].电子产品可靠性与环境试验.2019
[2].赵喆,栾昌海,刘寅.一种非二进制高速逐次逼近型模数转换器[J].中国集成电路.2019
[3].赵喆,栾昌海,刘寅.高速逐次逼近型模数转换器的研究与设计[J].中国集成电路.2019
[4].许伟达,徐导进,潘潇雨,刘伟.正弦波测量高速模数转换器(ADC)的INL/DNL[J].计算机与数字工程.2019
[5].潘潇雨,许伟达,刘伟.宇航用高速模数转换器B9243的测试与评估[J].计算机与数字工程.2019
[6].许伟达,徐导进,刘伟,潘潇雨.高速模数转换器RHF1201测试技术研究[J].计算机与数字工程.2019
[7].李登全.高速CMOS时域交织逐次逼近型模数转换器关键技术研究[D].西安电子科技大学.2018
[8].李晓兴.高速低功耗逐次逼近型模数转换器研究[D].东南大学.2018
[9].王林锋.高速流水线模数转换器关键技术研究与芯片设计[D].东南大学.2018
[10].顾泓.高速折迭插值模数转换器的研究与设计[D].东南大学.2018