导读:本文包含了层次化的物理设计论文开题报告文献综述及选题提纲参考文献，主要关键词:微处理器芯片,二次迭代,Top-Down,FRAM-ETM
层次化的物理设计论文文献综述
刘东明,王仁平,李宏意,林丽霞[1]（2019）在《微处理器芯片的层次化综合与物理设计》一文中研究指出本文介绍了采用90nm工艺制程的微处理器芯片的层次化综合与物理设计。在层次化综合阶段,使用二次迭代的方法生成网表文件,较一次迭代获得了更精准的时序结果。在物理设计方面,利用Top-Down的层次化设计结构,合并FRAM-ETM模型调用方式。此外,选择多例化模式对多个重复子模块进行相同的物理设计,并对子模块的引脚采取直角向心式处理。在顶层模块后布线阶段,执行透明接口优化,辅助实现时序收敛。(本文来源于《有线电视技术》期刊2019年01期）
高扬标,王仁平,刘东明[2]（2018）在《层次化物理设计中层次模型的应用》一文中研究指出本文以一款基于SMIC0.13um工艺的微处理器芯片T_INST为例,采用层次化物理设计将微处理器中M_INST模块分离出来,作为软核单独设计。在顶层设计中使用层次模型调入设计好的软核,完成整个微处理器芯片的物理设计。在软核调回顶层设计时分别采用BAM模型和ETM模型两种时序模型进行布局布线,比较这两种时序模型与最后Prime Time签核阶段的误差。发现BAM模型时序准确更和使用更方便,ETM模型更适合用于IP核。(本文来源于《中国集成电路》期刊2018年06期）
韩佳妮[3]（2017）在《一款32位CPU核的层次化物理设计》一文中研究指出近年来,人们对电子产品的大量依赖和高性能的需求使得集成电路产业高速发展。随着工艺尺寸的不断减小以及电路复杂度的提高,物理实现过程中也遇到了新问题,如互连线延迟增加、天线效应、电迁移等问题,这些问题使设计者对原先的设计流程进行改善和优化。传统的设计流程集中在EDA工具手册中,而手册中只对设计流程进行介绍,没有对一个具体设计进行说明。本文以开源处理器Leon3为例,使用90nm工艺,应用Linux操作系统和tcl脚本语言,使用逻辑综合工具和物理实现工具实现了从RTL到GDSII的层次化物理设计。探讨了把复杂的设计对象分成多个模块的分层次设计方法,使用多实例化模块流程对设计进行规划并在设计过程中研究了两种时序优化策略,对比分析了时序优化效果。在布局完成后使用tcl脚本语言将违例路径提取出来对其重新分组并采取添加权重的时序优化方法以及在时钟树综合时采用基于有用偏差的优化方法对时序进行优化。数据结果表明:本文在布局阶段应用基于权重的时序优化方法比使用普通优化时序的方法违例路径减少了81条,最坏负剩余时间WNS降低了11.25%,负剩余时间总和TNS降低了18.7%。在时钟树综合时应用基于有用偏差的方法对设计进行时序优化比使用普通时序优化方法违例路径减少了205条,WNS降低了20.8%。TNS降低了86.1%。这两种时序优化策略对WNS、TNS以及违例路径条数均有很大的改善。(本文来源于《大连理工大学》期刊2017-05-01）
陈海玲,姬鄂豫,李津,朱元良[4]（2016）在《转型背景下物理化学实验的层次化设计》一文中研究指出地方高校转型为应用技术型大学,须以"应用技术、职业技术"为中心,培养应用型技术人才,以利于学生的就业和创业。传统的物理化学实验教学验证性、演示性实验居多,不能满足我校转型的培养要求。以现场工程技术为引导,开发设计验证性实验、综合设计性实验和科研型实验的内容,使物化实验与现场应用技术良好结合,不仅将物化实验课程建成培养学生专业基础实验能力的平台,也助于培养创新创业型人才,服务地方经济,满足转型需求。(本文来源于《广州化工》期刊2016年15期）
詹武[5]（2015）在《层次化物理设计中时序预算及优化方法》一文中研究指出在大规模、高频率的芯片设计中,层次化设计的方法愈来愈普遍,而各个模块的时序预算对时序的收敛有着重要的作用;随着芯片尺寸的增大,片上误差对于芯片的影响也愈发显着;在高频的设计中,时钟偏差严重制约着芯片时序收敛的速度,而数据路径上的延时成为影响时序收敛最重要的因素。本文基于40nm工艺下一款高性能多核DSP芯片YHFT-XX内核的布局布线,针对其物理设计中制约时序收敛的关键问题做了相关研究,详细阐述了使用的优化方法。层次化物理设计中,各个模块时序预算的合理程度影响着整个设计收敛的进度。本文对传统的边界最短化及依据逻辑深度的两种时序预算方法进行了一定的分析,针对其不足之处,结合内核设计的特点,提出了两种新的时序预算方法:综合考虑距离和逻辑深度的时序预算方法以及考虑时钟的时序预算方法,并提出了对应的预算公式。通过对公式的推演得出了时钟上的偏差以及公共路径对时序产生的影响。在时序预算的指导下,优化了内核的布图规划进行,使得关键路径的长度减小了19.77%。降低片上误差对芯片时序的影响越来越重要。本文通过对内核时钟结构的详细分析,结合各个子模块时钟的特点,对内核的时钟走向进行了细致的规划,使得公共路径比规划前增加了5120um;在时钟偏差方面,对于顶层复用模块,通过分类的方法简化了问题的复杂度,采用类H树的方法优化了时钟延时和偏差,将复用模块的偏差控制在15ps以内;对于边界寄存器,通过嵌入调节点将其时钟偏差减小至49ps,相对于工具自动运行的结果减小了39.5%,满足了顶层的要求;对于硬宏及门控单元,将不同模块中硬宏、门控单元的物理位置与多种时钟结构的特点相结合,对其时钟进行规划,并采取手工连线的方式优化延时,它们之间的时钟偏差均控制在10ps以内;而对于顶层分割出来的叁个模块,采取动态调节的方式来平衡时钟偏差。本文通过对设计时钟的规划,解决了时钟偏差给设计带来的不利影响,为后期的时序优化提供了保障。设计中数据通路的延时是制约设计收敛进度的难点。本文分析了关键路径的特点,通过调节复位信号的起点,优化了复位信号的保持时间,使其最大违反相比于优化前减小了55.7%,总违反条数下降了68.7%,优化效果相当显着。对于超长的跨模块数据通路,通过对关键站的寄存器进行手动布局,有效引导了数据流向,优化了整个数据通路的延时。上述方法对YHFT-XX芯片设计中出现的问题效果明显,最终实现了时序收敛,目前,该芯片已经成功流片。(本文来源于《国防科学技术大学》期刊2015-04-01）
魏少雄[6]（2014）在《YHFT-X芯片内核的层次化物理设计》一文中研究指出随着集成电路的不断发展,芯片的规模不断扩大,使得芯片设计的时序收敛越来越困难,时序收敛的迭代周期也越来越长,集成电路的物理实现面临严峻的挑战。本文以YHFT-X芯片内核的后端实现为例,通过层次化的物理设计来并行解决关键部件的时序收敛问题,以简化设计难度,缩短设计周期。YHFT-X芯片是一款高性能DSP芯片,要在40nm工艺下完成设计,并在wrost case条件下达到1GHz的工作频率,整个设计尚处于评估阶段。在设计评估过程中,对芯片的内核(CorePac)部分进行了层次划分,将时序关键的CPU数据通路中的几大运算部件和面积较大容易造成绕线的二级cache数据存储部分进行层次化设计,并达到时序收敛,然后迭代到顶层进行层次化物理设计以达到1GHz的设计要求。文章基于这样的设计过程,对数据通路中的逻辑运算部件和二级cache的数据存储部分以及顶层的优化和物理设计进行了介绍,主要完成了以下工作:1)逻辑运算部件基于微体系结构优化的设计和固化。逻辑运算部件在整个设计中时序相对关键,尤其是完全是单拍指令的定点逻辑运算部分。为了解决定点部分的时序问题,采用微体系结构的优化方式,比常规的综合方法时序提高了16.4%,面积减小了15.5%,并在物理设计阶段依照上层模块的需要进行了合理的布局规划,使逻辑运算部件达到时序收敛,然后通过等价性验证和物理验证等工作之后,提取时序库(.lib)和工艺库(.lef)文件供顶层调用。2)基于手工定制的二级cache数据存储物理设计。对于面积占据整个内核超过50%的二级cache数据存储部分,为了避免物理设计中的绕线情况并达到更好的时序,对读写控制电路进行了基于设计拓扑结构的手工电路设计,并在物理设计阶段采用了分块的方式,对子模块采用手工的单元位置摆放,来达到时序的合理分配利用,完成子模块设计后通过资源复制的方式完成顶层拼接,并在顶层设计中合理规划布线通道,通过track预留来改善走线的长度,在时钟树设计过程中通过手动规划时钟主干部分,将时钟树延迟减小了9.4%,时钟偏差减小了22.9%,并使最终的物理设计结果比完全自动物理设计的时序提高了75ps。3)内核部分的层次化物理设计。在内核部分的层次化物理设计中,根据数据流通的关系,以及宏模块的合理放置,对个子模块的摆放进行了合理的布局规划;在电源地规划过程中,通过插入去耦单元并合理控制标准单元局部密度,将整个内核的IR-Drop控制在5%以内;时钟网络实现时,通过采用双倍线宽双倍间距的时钟线来减小时钟偏差和时钟树延迟;在全局互联阶段,改善了串扰对芯片的影响;在最后阶段通过采用低阈值单元来优化有违反的路径,使内核设计的时序达到了1GHz的要求,验证了方案的可行性。(本文来源于《国防科学技术大学》期刊2014-03-01）
王思威[7]（2012）在《层次化物理设计模块端口时序的分析与优化》一文中研究指出随着集成电路的设计规模越来越大，特征尺寸越来越小，集成度越来越高，设计难度成倍增加。为了充分利用人力和硬件资源，设计规模超过千万门时一般采用层次化物理设计。传统的层次化物理设计流程是先在顶层进行网表划分，当子模块进行时钟树综合后，采用基于设计（要求）驱动时序图（CDTV，context-driventiming view）的设计方法，利用ETM（Extracted Timing Model）或者ILM（InterfaceLogic Model）模型来提取子模块I/O边界的时序模型，然后反标回顶层进行组装，接着进行顶层的布局布线流程，评估子模块端口的时序在顶层是否收敛，反复迭代以确保子模块和顶层的时序都最终收敛。本文的主要工作及创新包括：1总结了层次化物理设计中顶层网表的物理划分依据及需要注意的事项，旨在顶层网表物理划分时就尽量减少子模块间的端口时序路径，从而减少子模块间的端口时序问题。2本文提出了基于底层子模块物理设计数据，针对子模块间端口时序问题的分析算法。首先，从顶层网表中匹配相对应的端口。然后，从端口出发提取出最大路径延迟。最后预估子模块间端口时序在顶层是否收敛。由于子模块间端口时序的分析算法数据来源于底层子模块的物理设计，不用提取ETM或ILM模型反标回顶层，就能预估出，在不存在时钟偏差等因素的影响下子模块间的端口时序在顶层是否满足，从而节省了迭代次数，缩短了设计周期。3为了减少分析算法的复杂度，本文不考虑端口的时钟偏差因素的影响并着重分析建立时间是否满足，但输入数据中已存在传播时钟，因此为减少端口时钟偏差，本文总结了几种减少端口时钟偏差的方法并实验证明。4通过子模块间端口时序的分析算法进行端口间时序预估后，针对子模块间端口时序不满足的情况，本文总结了四种针对子模块内部端口时序的优化方法及其实现。工程实践表明，本文针对层次化物理设计模块端口时序提出了一整套分析与优化算法及流程，能切实有效地解决层次化物理设计子模块间端口时序问题，减少了迭代次数，缩短了设计周期。本文的实验和结论基于工程项目及建立时间的分析与优化，研究方法和分析算法同样适用于其他项目及保持时间的分析与优化。(本文来源于《国防科学技术大学》期刊2012-03-01）
杨磊,孙丰刚,柳平增,孙赛赛[8]（2011）在《芯片层次化物理设计中的时序预算及时序收敛》一文中研究指出在深亚微米阶段,层次化物理设计已经成为主流,时序收敛受到越来越大的挑战。随着工艺的进步,线延时已成为时序收敛的关键。若在时序预算阶段不考虑物理信息,将会给项目带来极大风险。针对深亚微米芯片的物理设计特点,充分考虑各种物理因素对时序的影响,提出了一种物理感知时序预算、时序收敛方法。经过多款45nm、65nm工艺芯片的实践表明,该方法达到了时序快速收敛的目标。(本文来源于《计算机与数字工程》期刊2011年10期）
曾艳飞,赵振宇,张民选,赵宗浩,石柱[9]（2011）在《X3处理器的层次化物理设计技术》一文中研究指出随着工艺的进步,集成电路规模越来越大,设计越来越复杂,传统的展平式设计EDA工具无法将时序优化到最优。本文以一款X3处理器为例介绍了结合Cadence自动布局布线工具Encounter在40纳米工艺下的层次化物理设计,分析探讨了一些行之有效的设计改进措施,指导工具进行时序优化,能让时序快速收敛。文中以数据图表对比说明层次化设计时序收敛的可行性。(本文来源于《第十五届计算机工程与工艺年会暨第一届微处理器技术论坛论文集（A辑）》期刊2011-08-12）
栾晓琨[10]（2009）在《基于QX多核芯片的层次化物理设计》一文中研究指出随着集成电路(Integrated Circuit,IC)设计技术和制造工艺的不断发展,市场需求不断增加,如何在规定的时间内完成复杂的版图设计已经成为越来越多的设计人员经常要面对的问题。另一方面,在需求牵引和技术推动的双重作用下,出现了将整个系统集成在一个芯片上的概念,即所谓的片上系统(System on Chip ,SoC)。集成电路发展到今天,已经步入了SoC时代。在SoC设计中,物理设计是一个重点和难点问题。由于工艺参数的缩小,随之出现的许多新的问题,将设计变得更加复杂,如串扰、电压降、天线效应问题等,甚至于设计的可制造性(Design for Manufacture,DFM)和面向良品率(Design for Yield,DFY)的设计也都需要在物理设计中考虑。物理设计是顶层体系规划和底层建模的桥梁,在整个集成电路设计的过程中占据越来越重要的位置。在QX多核SoC芯片的设计中,我们对物理设计中关注的一系列问题进行了研究,并且根据芯片的规模,结构特点和复杂程度,采用了一种Top-down和Bottom-up相结合的层次化物理设计方法,得到了很好的效果。本文主要研究工作包括:分析了当前SoC设计概况,及多核处理器的设计概念。阐明了为何采用层次化物理设计方法的原因。详细分析了设计过程中的两个主要问题——时序收敛问题和信号完整性问题。解决了设计过程中出现的物理验证的相关问题,从而增强了系统的可靠性。典型情况下,芯片的时钟频率达到350M,满足系统设计目标。(本文来源于《国防科学技术大学》期刊2009-07-01）
层次化的物理设计论文开题报告
（1）论文研究背景及目的
此处内容要求：
首先简单简介论文所研究问题的基本概念和背景，再而简单明了地指出论文所要研究解决的具体问题，并提出你的论文准备的观点或解决方法。
写法范例：
本文以一款基于SMIC0.13um工艺的微处理器芯片T_INST为例,采用层次化物理设计将微处理器中M_INST模块分离出来,作为软核单独设计。在顶层设计中使用层次模型调入设计好的软核,完成整个微处理器芯片的物理设计。在软核调回顶层设计时分别采用BAM模型和ETM模型两种时序模型进行布局布线,比较这两种时序模型与最后Prime Time签核阶段的误差。发现BAM模型时序准确更和使用更方便,ETM模型更适合用于IP核。
（2）本文研究方法
调查法：该方法是有目的、有系统的搜集有关研究对象的具体信息。
观察法：用自己的感官和辅助工具直接观察研究对象从而得到有关信息。
实验法：通过主支变革、控制研究对象来发现与确认事物间的因果关系。
文献研究法：通过调查文献来获得资料，从而全面的、正确的了解掌握研究方法。
实证研究法：依据现有的科学理论和实践的需要提出设计。
定性分析法：对研究对象进行“质”的方面的研究，这个方法需要计算的数据较少。
定量分析法：通过具体的数字，使人们对研究对象的认识进一步精确化。
跨学科研究法：运用多学科的理论、方法和成果从整体上对某一课题进行研究。
功能分析法：这是社会科学用来分析社会现象的一种方法，从某一功能出发研究多个方面的影响。
模拟法：通过创设一个与原型相似的模型来间接研究原型某种特性的一种形容方法。
层次化的物理设计论文参考文献
[1].刘东明,王仁平,李宏意,林丽霞.微处理器芯片的层次化综合与物理设计[J].有线电视技术.2019
[2].高扬标,王仁平,刘东明.层次化物理设计中层次模型的应用[J].中国集成电路.2018
[3].韩佳妮.一款32位CPU核的层次化物理设计[D].大连理工大学.2017
[4].陈海玲,姬鄂豫,李津,朱元良.转型背景下物理化学实验的层次化设计[J].广州化工.2016
[5].詹武.层次化物理设计中时序预算及优化方法[D].国防科学技术大学.2015
[6].魏少雄.YHFT-X芯片内核的层次化物理设计[D].国防科学技术大学.2014
[7].王思威.层次化物理设计模块端口时序的分析与优化[D].国防科学技术大学.2012
[8].杨磊,孙丰刚,柳平增,孙赛赛.芯片层次化物理设计中的时序预算及时序收敛[J].计算机与数字工程.2011
[9].曾艳飞,赵振宇,张民选,赵宗浩,石柱.X3处理器的层次化物理设计技术[C].第十五届计算机工程与工艺年会暨第一届微处理器技术论坛论文集（A辑）.2011
[10].栾晓琨.基于QX多核芯片的层次化物理设计[D].国防科学技术大学.2009