导读:本文包含了片上互连线论文开题报告文献综述及选题提纲参考文献，主要关键词:故障诊断,本地同步全局异步,互连线延迟,片上网络
片上互连线论文文献综述
姜书艳,罗刚,夏登明,李琦,宋国明[1]（2016）在《片上网络互连线延迟故障测试方法研究》一文中研究指出基于GALS结构的NoC节点间通常拥有较长的互连线,并且采用异步方式进行通信,对延迟匹配的要求较高。该文提出了一种内建自测试方法,完成跨时钟域互连链路的延迟测试问题。针对该方法完成了相应的测试电路以及测试矢量生成模块的设计与仿真,并在FPGA中实现该电路以验证测试电路的功能和性能。仿真与硬件验证结果都表明,所设计的测试电路以及ATPG模块能够实现NoC互连线延迟故障诊断的功能;该文的延迟故障诊断方法能够快速准确地发现互连线上存在的延迟故障。(本文来源于《电子科技大学学报》期刊2016年04期）
夏登明[2]（2013）在《片上网络互连线延迟故障测试》一文中研究指出随着技术的进步，集成电路的制造业已经进入超深亚微米(Ultra DeepSub-Micro，UDSM)时代。半导体器件特征尺寸不断缩小，单个芯片上所能集成的功能模块越来越多，而传统的基于总线结构的片上通信方式面临着功耗、性能、时延和可靠性等诸多方面的问题，已经逐渐不能满足片上多模块间通信的需要。在这种背景下，人们试图将通信网络的思想运用到芯片通信结构的设计上，以克服总线结构的不足，片上网络（Network on Chip， NoC）应运而生。工艺的进步使得对芯片的测试越来越困难，而NoC与传统的片上系统(Systemon Chip，SoC)在结构上存在较大差异，SoC的测试方法不能很好的完成NoC的测试任务，因此，亟需对NoC的测试技术进行深入研究。本论文首先介绍了NoC的发展背景，通过对NoC节点间的通信方式研究，完成了以下工作：1、NoC互连线延迟故障分析。随着器件特征尺寸的不断缩小，互连线的延迟成为片上延迟的主要方面。本论文详细介绍了片上延迟的来源，分析了延迟故障产生的原因，并据此建立了NoC互连线延迟故障模型。2、NoC互连线延迟故障诊断。根据所提出的故障模型，提出了一种内建自测试（Built in Self-Test，BIST）方法，对NoC互连线延迟故障进行诊断，并完成了测试电路以及测试矢量生成（Automatic Test Pattern Generation，ATPG）模块的设计工作。3、NoC延迟故障测试仿真。利用Verilog HDL语言，编写代码对测试电路以及ATPG模块进行寄存器传输级（Register Transfer Level，RTL）建模，并利用MentorModelsim软件对电路进行行为仿真，对电路的功能进行验证。4、NoC延迟故障测试硬件验证。利用Xilinx ISE软件将测试电路及ATPG的RTL级代码进行综合实现并生成FPGA的配置文件，下载到FPGA开发板中运行，对论文中所提出的测试电路及测试方法的功能及性能做进一步验证。仿真与硬件验证结果都表明，本文所设计的测试电路以及ATPG模块能够正确工作，实现NoC互连线延迟故障诊断的功能；所提出的延迟故障诊断方法能够快速准确地发现互连线上存在的延迟故障。(本文来源于《电子科技大学》期刊2013-05-26）
刘铭[3]（2013）在《基于电压低摆幅技术的片上网络互连线功耗优化》一文中研究指出随着半导体工艺技术的发展,更多的微处理器及存储器被整合到单个芯片上,导致了片上系统SoC的设计复杂度随之变得越来越高。集成电路中传统的基于总线体系结构的SoC设计已经无法满足未来工艺发展的需求,甚至将成为制约系统性能提升的因素。于是NoC (Network On Chip)作为未来纳米级高性能的体系结构被提出来并迅速成为研究热点。在深亚微米技术下,随着制造工艺的进步和集成电路特征尺寸的减小,片上互连线的功耗和时延将会不断变大。由于互连线的横截面积的减小会引起互连线电阻的提升,互连线的时延将会大幅超过晶体管的时延。考虑到片上通信的数据量的进一步增加,片上通信所产生的功耗已经成为制约片上多处理器发展的最大的技术约束。因此尽管片上网络的架构在集成电路设计领域是研究热点,过多的功率损耗及由此产生的一系列问题还是无法满足未来的片上多核处理器的需求。在当前的设计流程中,单独追求时延的最优会导致功耗过大,因此本论文以NoC的低功耗设计为目标,并引入片上通信的时延作为约束条件,来解决片上互连线设计规划问题。通过对片上通信产生的功耗过高问题及现有解决方案进行调查研究,并进一步查阅资料,对相关领域进行了探索。本文的主要研究内容和成果概述如下：1)片上通信的功耗问题由于传输数据时互连线上会产生开关电容,片上互连线存在功耗增大的问题。如果不解决功耗问题,将会制约片上网络的性能,在实际应用中会产生芯片发热量过大,如移动应用设备续航时间过短,耗能等问题。片上网络的功耗分为叁部分：开关功耗、短路功耗和泄露功耗。在深亚微米下,片上互连线产生的功耗会占到片上网络总功耗的很大部分。考虑到开关功耗为片上互连线所产生的主要功耗,减小开关功耗可以有效降低片上通信的总功耗。因此本文通过对开关功耗进行优化,来实现对片上网络通信总功耗的降低,符合未来的片上多核处理器CMP的低功耗设计需求。2)电压低摆幅技术的研究片上网络的开关功耗受到电压摆幅的影响,在缺少先进方法和改进架构来减少平均线长的情况下,减少电压摆幅是最好的提高能力效率的方法。本文介绍了几种传统的电压低摆幅的技术：通用电平转换器(CLC)、伪差分互连线(PDIFF)、对称源跟踪器(SSD)等,但这些技术都存在功耗减少有限、性能影响过大、鲁棒性较弱以及设计复杂度过高等问题。因此,电容驱动电压低摆幅技术(CDLSI)被引入并作为本文研究重点。通过在传输端串联电容型晶体管的方法,在不需要额外参考电压的情况下降低了传输线的电压摆幅,从而降低了传输功耗。此外,驱动端电容的预加重作用提高了传输带宽,并减小了驱动负载,能够有效地减少驱动端的功耗和面积。本文针对电容驱动电压低摆幅技术,在深亚微米技术下,分别通过埃尔摩模型和单比特能量传输模型对CDLSI的驱动端和接收端电路以及传输导线的时延和功耗进行建模,能够对CDLSI的传输性能进行分析。3)功耗-时延优化模型在片上网络的互连线设计过程中,由于片上IP核数量不断增多,片上互连线的数量和长度都随之不断增大。为了满足设计需要,片上互连线通常被划分为包含缓存器或转发器的小段。转发器的尺寸和之间的互连线通常是以片上网络的时延为目标进行优化的。但是此类优化方案往往会导致片上通信产生的功耗显着地增大,与本论文的研究目标冲突。通过对片上网络的低功耗设计中的规划和实现问题进行调查研究后,发现针对传统的电压全摆幅电路的规划和实现有部分研究,然而并没有针对采用电压低摆幅技术的互连线的优化方案。由于电压低摆幅电路的结构不同于传统的电压全摆幅电路,具有特殊性,所以针对传统的电压全摆幅电路的低功耗优化方案并不适合电压低摆幅互连线的优化。考虑到CDLSI相对于其他传统的电压低摆幅技术的优点,本文基于CDLSI技术,提出了电压低摆幅片上网络互连线的功耗-时延优化模型。该模型在时延最优的条件下,通过以适量时延增加为代价来对功耗进行优化。仿真计算结果表明,该模型可以以较小的时延作为代价,有效的降低片上网络互连线的功耗。4)能量驱动优化流程在片上网络的设计流程中,时延作为决定片上网络的性能的主要因素,需要在设计中被考虑到。现有的片上网络设计流程主要针对电压全摆幅电路,因此通常采用对时延进行单目标优化的策略。随着功耗问题逐渐成为了限制片上网络性能的主要因素,针对时延的优化设计违背了低功耗的设计需求。本文结合现有的片上网络互连线设计流程,综合考虑片上网络互连线的功耗和时延两项指标,在时延的约束条件下,使用基于所提出优化模型的能量驱动优化算法对功耗进行优化。该算法采用迭代的方式,以电压全摆幅互连线的时延为约束条件,对片上网络的互连线功耗进行优化。仿真结果表明,该算法在保证时延约束的情况下,显着地降低了片上通信的功耗。(本文来源于《长江大学》期刊2013-04-01）
文进才,楼佳,孙玲玲[4]（2011）在《低阻硅CMOS工艺片上互连线模型》一文中研究指出提出了一种新的互补金属氧化物半导体(CMOS)工艺片上的互连线模型,模型在考虑互连线金属导体高频效应和衬底效应的基础上,引入了一个电容来表征金属导体通过氧化层在低阻硅衬底中引起的容性耦合特性。建立的互连线模型通过0.18μm CMOS工艺上制作的互连线测试数据验证,频率精度可至50 GHz。(本文来源于《压电与声光》期刊2011年03期）
何剑春,严晓浪,何乐年,葛海通[5]（2002）在《VLSI片上互连线电感提取技术及考虑电感效应的互连分析》一文中研究指出VDSM工艺下,芯片的高速、高集成度趋势使电磁耦合作用不容忽略;而电感效应的引入使VLSI设计和验证变得复杂。本文阐述了VLSI片上互连线电感提取技术现状及发展方向,对各类提取方法作了扼要比较;同时探讨了互连分析中包含电感效应时存在的部分问题和解决办法,以期作为提高VLSI设计、分析和验证效率的有效向导。(本文来源于《电路与系统学报》期刊2002年04期）
何剑春,严晓浪,葛海通,何乐年[6]（2002）在《基于神经网络的片上互连线电感提取法》一文中研究指出通过将具有自学习能力和记忆功能的神经网络应用于平行导体间的电感计算 ,结合移动窗口方法搜索作用域 ,实现片上互连寄生电感参数提取。仿真例子表明 ,此方法能够快速、有效地实现电感提取 ,可作为 VLSI互连线性能分析、设计的有效向导(本文来源于《微电子学》期刊2002年03期）
片上互连线论文开题报告
（1）论文研究背景及目的
此处内容要求：
首先简单简介论文所研究问题的基本概念和背景，再而简单明了地指出论文所要研究解决的具体问题，并提出你的论文准备的观点或解决方法。
写法范例：
随着技术的进步，集成电路的制造业已经进入超深亚微米(Ultra DeepSub-Micro，UDSM)时代。半导体器件特征尺寸不断缩小，单个芯片上所能集成的功能模块越来越多，而传统的基于总线结构的片上通信方式面临着功耗、性能、时延和可靠性等诸多方面的问题，已经逐渐不能满足片上多模块间通信的需要。在这种背景下，人们试图将通信网络的思想运用到芯片通信结构的设计上，以克服总线结构的不足，片上网络（Network on Chip， NoC）应运而生。工艺的进步使得对芯片的测试越来越困难，而NoC与传统的片上系统(Systemon Chip，SoC)在结构上存在较大差异，SoC的测试方法不能很好的完成NoC的测试任务，因此，亟需对NoC的测试技术进行深入研究。本论文首先介绍了NoC的发展背景，通过对NoC节点间的通信方式研究，完成了以下工作：1、NoC互连线延迟故障分析。随着器件特征尺寸的不断缩小，互连线的延迟成为片上延迟的主要方面。本论文详细介绍了片上延迟的来源，分析了延迟故障产生的原因，并据此建立了NoC互连线延迟故障模型。2、NoC互连线延迟故障诊断。根据所提出的故障模型，提出了一种内建自测试（Built in Self-Test，BIST）方法，对NoC互连线延迟故障进行诊断，并完成了测试电路以及测试矢量生成（Automatic Test Pattern Generation，ATPG）模块的设计工作。3、NoC延迟故障测试仿真。利用Verilog HDL语言，编写代码对测试电路以及ATPG模块进行寄存器传输级（Register Transfer Level，RTL）建模，并利用MentorModelsim软件对电路进行行为仿真，对电路的功能进行验证。4、NoC延迟故障测试硬件验证。利用Xilinx ISE软件将测试电路及ATPG的RTL级代码进行综合实现并生成FPGA的配置文件，下载到FPGA开发板中运行，对论文中所提出的测试电路及测试方法的功能及性能做进一步验证。仿真与硬件验证结果都表明，本文所设计的测试电路以及ATPG模块能够正确工作，实现NoC互连线延迟故障诊断的功能；所提出的延迟故障诊断方法能够快速准确地发现互连线上存在的延迟故障。
（2）本文研究方法
调查法：该方法是有目的、有系统的搜集有关研究对象的具体信息。
观察法：用自己的感官和辅助工具直接观察研究对象从而得到有关信息。
实验法：通过主支变革、控制研究对象来发现与确认事物间的因果关系。
文献研究法：通过调查文献来获得资料，从而全面的、正确的了解掌握研究方法。
实证研究法：依据现有的科学理论和实践的需要提出设计。
定性分析法：对研究对象进行“质”的方面的研究，这个方法需要计算的数据较少。
定量分析法：通过具体的数字，使人们对研究对象的认识进一步精确化。
跨学科研究法：运用多学科的理论、方法和成果从整体上对某一课题进行研究。
功能分析法：这是社会科学用来分析社会现象的一种方法，从某一功能出发研究多个方面的影响。
模拟法：通过创设一个与原型相似的模型来间接研究原型某种特性的一种形容方法。
片上互连线论文参考文献
[1].姜书艳,罗刚,夏登明,李琦,宋国明.片上网络互连线延迟故障测试方法研究[J].电子科技大学学报.2016
[2].夏登明.片上网络互连线延迟故障测试[D].电子科技大学.2013
[3].刘铭.基于电压低摆幅技术的片上网络互连线功耗优化[D].长江大学.2013
[4].文进才,楼佳,孙玲玲.低阻硅CMOS工艺片上互连线模型[J].压电与声光.2011
[5].何剑春,严晓浪,何乐年,葛海通.VLSI片上互连线电感提取技术及考虑电感效应的互连分析[J].电路与系统学报.2002
[6].何剑春,严晓浪,葛海通,何乐年.基于神经网络的片上互连线电感提取法[J].微电子学.2002