导读:本文包含了维特比译码器论文开题报告文献综述及选题提纲参考文献，主要关键词:IEEE802.11ac,删余卷积码,维特比译码,路径度量
维特比译码器论文文献综述
黄瑶[1]（2018）在《删余卷积码的维特比译码器的设计与实现》一文中研究指出在数字通信系统中,特别是面向IEEE 802.11ac标准的无线通信系统中,删余卷积码与对应的维特比译码算法作为一种必选的提高信息传输可靠性的技术,具有重要的研究价值。随着人们对数据传输速率要求的不断提升,硬件设备的复杂度也在不断提高,而译码复杂度、硬件系统功耗与资源消耗问题制约了删余卷积码的维特比译码器在数字通信中的进一步发展与应用。本文基于IEEE 802.11ac标准,以降低算法计算复杂度、减小硬件设计的系统功耗和硬件资源消耗为目标,对信道编译码算法(包括二进制卷积编译码、交织与扰码算法)进行设计并改进;在完成算法设计的基础上对信道编码各模块进行硬件设计,本文针对传统设计方法的高功耗和高硬件消耗问题提出优化方案。本文的主要研究成果如下:1.针对删余卷积码的维特比译码算法在高码率下计算复杂度高的问题,提出改进的维特比译码算法。为了解决删余卷积码在码率高于1/2的情况下,译码的计算复杂度较高,且随着码率的增大,译码复杂度也不断提高的问题,本文在传统的维特比译码算法中引入调整因子,可实现当码率大于1/2时有效减少计算分支度量值的步骤,并且随着码率增大,改进算法对译码复杂度的优化更加明显,通过正交频分复用系统环路的搭建,可评估系统的误码率性能;2.针对删余卷积码的译码硬件设计复杂度随码率增高而提高的问题,提出在硬件设计过程中,增设存储删余位置指示信息的寄存器。该寄存器用来指示译码的输入数据是否为补零后的数据。在计算分支度量值时,该寄存器中的数据与度量值计算结果进行相与,得到加比选模块的输入度量值,可有效减少删余卷积码的维特比译码器在计算分支度量值时的计算步骤。本文搭建FPGA验证平台,并运用QuartusⅡ软件和SignalTapⅡ在线逻辑分析仪可验证硬件设计结果;3.针对删余卷积码的维特比译码器效率低和系统延时较大的问题,提出在译码器内部对加比选模块的设计采用4个加比选子模块并行同步运算的基4方法,可有效提高系统译码效率,并降低译码延时;4.针对信道编码的硬件设计在硬件资源消耗、系统功耗和编译码性能叁者之间不平衡问题,本文提出串并结合的硬件设计方法。信道编码发送端采用全并行和组合逻辑进行硬件设计,可大幅降低系统功耗;信道编码接收端采用串并结合的处理方法,通过250KHz和20MHz双时钟折中处理硬件资源消耗与系统功耗问题。接收端的解交织模块、补零模块和反扰码模块采用并行的处理方法,对于译码模块则增设一个输入输出串并转换接口。在调制编码机制取值小于2时,译码输入数据通过并转串,进行串行译码;在调制编码机制取值大于或等于2时,译码输入数据采用多路译码模块同步并行译码方法,在有效降低系统功耗的同时减少硬件资源。本文设计的电路采用Magnachip的0.18μm CMOS工艺完成版图设计,可进行投片验证。(本文来源于《西安电子科技大学》期刊2018-06-01）
李晨杰,王志旭[2]（2019）在《一种基于CUDA的截断重迭维特比译码算法》一文中研究指出为解决信道译码在高吞吐量通信系统中的瓶颈问题,通过对CUDA并行计算的了解和对维特比译码并行实现的探索,为卷积码提出了一种基于CUDA的截断重迭维特比译码器。算法通过截断式的子网格图相互重迭的方式,并行执行独立的正向度量计算和回溯过程。实验结果表明,在保证了译码算法误码率性能的同时,获得了良好的吞吐量提升表现,相比现有的实现方式提升了1. 3～3. 5倍,降低了硬件开销,能够有效运用于实际高吞吐量通信系统中。(本文来源于《计算机应用研究》期刊2019年06期）
吴长江[3]（2018）在《软输出维特比译码算法的改进与应用》一文中研究指出Turbo码目前已经被广泛应用于第叁代、第四代移动通信、宽带无线通信和深空通信等各个领域。Turbo码的迭代译码思想,也为信道估计、信道均衡以及移动通信系统中的多用户检测等通信问题提供了解决方案。在Turbo码的众多译码算法中,软输出维特比算法(SOVA)因其运算复杂度低、存储空间开销少,而被广泛应用。首先,以卷积码的硬判决Viterbi译码算法和Lazy Viterbi译码算法为基础,深入研究了几种不同的软输出Viterbi译码算法,包括传统的SOVA(HR-SOVA)、改变回溯判决方法的SOVA(BR-SOVA)、限制度量差值幅度的SOVA(LR-SOVA)、双向SOVA(Bi-SOVA)、改进外信息计算方式的SOVA(S-SOVA)、将两步状态转移合并为一步进行计算的SOVA(R4-SOVA)、自适应回溯长度的SOVA(Ad-SOVA)和基于Lazy Viterbi的削减回溯次数的SOVA(T-SOVA)。通过对这八种SOVA以及不同削减系数的T-SOVA进行仿真,分析了各类SOVA的译码性能和计算复杂度,比较了不同削减系数时T-SOVA的译码延迟。然后,通过对上述几种译码算法的比较分析,提出了五种SOVA的改进方法,包括:1、针对奇数码长的短码,提出了改进的R4-SOVA,并结合双向译码思想,进一步提高该算法的译码性能;2、通过对网格图与回溯过程的研究,提出了一种可变滑窗长度的SOVA(ASW-SOVA),减少了平均回溯长度,进一步降低了计算复杂度;3、将Ad-SOVA中简化的自适应思想与削减系数较小的T-SOVA相结合,减小了平均回溯长度;4、将可变滑窗长度思想应用于T-SOVA(ASW-T-SOVA)中,进一步降低了计算复杂度;5、为了让T-SOVA能够在SCCC的外码译码器中使用,提出了一种改进的基于Viterbi算法的T-SOVA,我们称之为VB-T-SOVA,并与T-SOVA在Turbo码中进行了对比。通过对这五种改进的译码算法进行仿真,本论文分析了改进算法的译码性能、计算复杂度和译码延迟。结果表明,新的改进方法具有一定的实用性。最后,介绍了码间干扰(ISI)信道以及Turbo均衡,并将改进的VB-T-SOVA与ASW-SOVA应用于均衡器中,性能仿真结果表明,改进的译码算法同样适用于均衡器。(本文来源于《西安电子科技大学》期刊2018-04-01）
熊曼子[4]（2017）在《列表维特比译码算法在TD-SCDMA中的应用》一文中研究指出卷积码在各通信系统中广泛使用,其最大似然(ML)译码算法为维特比译码算法(VA)。传统的维特比译码算法(CVA)仅产生一个最佳译码序列,在低信噪比(SNR)或者恶劣环境下,还是会出现较高概率的误判。为了提高译码性能,列表维特比算法(LVA)被提出,LVA可以同时产生L个候选最优幸存路径,对L个候选最优幸存路径分别进行校验比特验证,从而获得CVA更优的性能。在TD-SCDMA中大部分采用卷积编码的业务,文章将LVA应用到该系统中,并与CVA性能和实现复杂度上对比分析。从仿真结果可以看出,该LVA能提高1dB以上的性能增益。(本文来源于《信息通信》期刊2017年06期）
黄增先,王进华[5]（2017）在《结构优化的维特比译码器的实现方案》一文中研究指出针对维特比译码器译码过程中速度制约的问题,设计了一种结构优化的维特比译码器。该结构通过蝶形单元的直通互连,使得在状态转移过程中不需要对路径度量值进行大范围存储,简化了路径度量值的存储与读取逻辑。并且可以根据不同的应用要求灵活配置蝶形处理单元的复用次数。最后,结合FPGA平台,利用Verilog硬件描述语言和Vivado软件对译码器进行设计与实现。综合实现结果表明,该译码器占用1 564个LUT单元,能够在100 MHz系统时钟下进行有效译码。(本文来源于《微型机与应用》期刊2017年05期）
侯舒娟,宋灵燕,孙琳[6]（2016）在《基于网格的缩短(38,26)BCH码的自适应维特比译码算法》一文中研究指出针对伽利略搜救系统(Galileo/SAR)物理层协议中采用的缩短(38,26)BCH码,提出了一种自适应维特比译码算法(AVA).文中给出了缩短(38,26)BCH码的最优网格,在此基础上,提出了AVA,该算法在维特比译码算法(VA)的基础上设计了一个丢弃门限,只保留最有可能的路径.丢弃门限值随着信噪比的变化,可以自适应调整,使得AVA在保持与VA几乎相同的误码率性能的基础上,尽可能地降低译码复杂度.同时,文中给出了丢弃门限的估计方法,并确定了不同信噪比下的最佳丢弃门限值.仿真结果表明具有最佳丢弃门限的AVA在保持与VA误码性能几乎相同的基础上,译码复杂度有着极大程度的降低,特别是在信噪比高时,译码复杂度下降得更加明显.(本文来源于《北京理工大学学报》期刊2016年11期）
郑子伟[7]（2016）在《基于对数似然率的软判决维特比译码算法》一文中研究指出提出了一种基于对数似然率的适合于M-QAM解调的软判决度量计算方法.该方法依据最大后验序列估计准则,按照QAM符号中每个bit值将QAM星座图进行分割,计算出在接收到某个符号后,对应符号中每个bit的为0或1的似然程度作为度量值.仿真结果表明,该计算方法比传统方法有更好的误码性能以及较低的复杂度.(本文来源于《淮海工学院学报(自然科学版)》期刊2016年03期）
朱坤顺,杨红官,樊晓华,乔树山[8]（2014）在《无线通信中的低功耗维特比译码器设计》一文中研究指出针对无线通信中低功耗维特比译码器设计结构复杂的问题,提出一种四级流水串并结合的(2,1,9)低功耗维特比译码器。该译码器采用改进的加-比-选(ACS)单元,以降低硬件复杂度,在提高时钟运行速率的基础上减少运行功耗。幸存路径存储单元采用改进的路径相消方法,减少译码器的输出延迟,提高译码效率。性能分析结果表明,基于TSMC 0.18μm CMOS逻辑工艺,在1.62V,125℃操作环境下,该译码器数据最大速度为50MHz,自动布局布线后的译码器芯片面积约为0.212mm2,功耗约为23.9mW。(本文来源于《计算机工程》期刊2014年10期）
徐永键,谭洪舟,龙光平[9]（2014）在《软判决维特比译码及其FPGA实现》一文中研究指出本文以OFDM技术为基础,研究并分析了软比特解码方法,此方法以Viterbi软比特解码为重点,搭建了OFDM基带接收端的解映射模块、解交织模块、解删余模块[1],实现了兼容性的改进,使得其与Viterbi解码模块相兼容,从而实现了整个系统的软比特解码。系统的性能由解码的正确率决定,提高解码精度,降低误码率是提升系统性能的关键。Viterbi解码模块因其独特的解卷积码的能力,在OFDM技术中得到了广泛的应用。解码方法主要有硬比特解码和软比特解码。传统的硬比特解码采用的是两电平量化,简单且易于实现,与其相比,本文的软比特解码由于充分利用了信道输出信号的信息,在性能上要高出2~3dB。(本文来源于《《IT时代周刊》论文专版（第300期）》期刊2014-07-20）
陈珍,高波[10]（2014）在《吉比特平衡加选延比式维特比译码器设计》一文中研究指出针对60 GHz无线个域网,提出了一种平衡加选延比式维特比译码架构,打破了原有维特比译码器的速率瓶颈。基于该推荐架构,实现了一种8路并行基-2(3,1,7)维特比译码器。在TSMC.13CMOS工艺下,该译码器以0.104 nJ/bit和4.33 mm2的能耗资源花销,实现了高达4 Gb/s的吞吐率。(本文来源于《电子技术应用》期刊2014年02期）
维特比译码器论文开题报告
（1）论文研究背景及目的
此处内容要求：
首先简单简介论文所研究问题的基本概念和背景，再而简单明了地指出论文所要研究解决的具体问题，并提出你的论文准备的观点或解决方法。
写法范例：
为解决信道译码在高吞吐量通信系统中的瓶颈问题,通过对CUDA并行计算的了解和对维特比译码并行实现的探索,为卷积码提出了一种基于CUDA的截断重迭维特比译码器。算法通过截断式的子网格图相互重迭的方式,并行执行独立的正向度量计算和回溯过程。实验结果表明,在保证了译码算法误码率性能的同时,获得了良好的吞吐量提升表现,相比现有的实现方式提升了1. 3～3. 5倍,降低了硬件开销,能够有效运用于实际高吞吐量通信系统中。
（2）本文研究方法
调查法：该方法是有目的、有系统的搜集有关研究对象的具体信息。
观察法：用自己的感官和辅助工具直接观察研究对象从而得到有关信息。
实验法：通过主支变革、控制研究对象来发现与确认事物间的因果关系。
文献研究法：通过调查文献来获得资料，从而全面的、正确的了解掌握研究方法。
实证研究法：依据现有的科学理论和实践的需要提出设计。
定性分析法：对研究对象进行“质”的方面的研究，这个方法需要计算的数据较少。
定量分析法：通过具体的数字，使人们对研究对象的认识进一步精确化。
跨学科研究法：运用多学科的理论、方法和成果从整体上对某一课题进行研究。
功能分析法：这是社会科学用来分析社会现象的一种方法，从某一功能出发研究多个方面的影响。
模拟法：通过创设一个与原型相似的模型来间接研究原型某种特性的一种形容方法。
维特比译码器论文参考文献
[1].黄瑶.删余卷积码的维特比译码器的设计与实现[D].西安电子科技大学.2018
[2].李晨杰,王志旭.一种基于CUDA的截断重迭维特比译码算法[J].计算机应用研究.2019
[3].吴长江.软输出维特比译码算法的改进与应用[D].西安电子科技大学.2018
[4].熊曼子.列表维特比译码算法在TD-SCDMA中的应用[J].信息通信.2017
[5].黄增先,王进华.结构优化的维特比译码器的实现方案[J].微型机与应用.2017
[6].侯舒娟,宋灵燕,孙琳.基于网格的缩短(38,26)BCH码的自适应维特比译码算法[J].北京理工大学学报.2016
[7].郑子伟.基于对数似然率的软判决维特比译码算法[J].淮海工学院学报(自然科学版).2016
[8].朱坤顺,杨红官,樊晓华,乔树山.无线通信中的低功耗维特比译码器设计[J].计算机工程.2014
[9].徐永键,谭洪舟,龙光平.软判决维特比译码及其FPGA实现[C].《IT时代周刊》论文专版（第300期）.2014
[10].陈珍,高波.吉比特平衡加选延比式维特比译码器设计[J].电子技术应用.2014
标签：IEEE802.11ac; 删余卷积码; 维特比译码; 路径度量;