导读:本文包含了半并行译码器论文开题报告文献综述及选题提纲参考文献，主要关键词:并行分层,高吞吐量,QC-LDPC,奇偶并行译码
半并行译码器论文文献综述
云飞龙,朱宏鹏,吕晶,杜锋[1]（2016）在《一种基于奇偶并行译码架构的高吞吐量译码器设计》一文中研究指出针对具有准循环结构的LDPC码,设计了一种高吞吐量译码器。该译码器利用并行分层迭代译码算法,通过校验矩阵同一列循环因子对应的变量节点之间的数据传递更新,实现迭代译码,不仅有效降低了译码时间,同时也省去了变量节点处理单元,另外为了进一步提高吞吐量,针对同一列循环因子都为奇数或偶数的基础矩阵,提出了一种奇偶并行译码架构,该架构一次可同时并行处理2个奇偶变量节点的值,有效节省了一半的译码时间,可将吞吐量提高一倍左右。最后基于Xilinx公司Virtex6系列的xc6vsx475t芯片实现了上述译码器设计,码字采用(3200,1600)LDPC码,经ISE软件环境下布局布线后,结果表明,当迭代次数为15时,译码器吞吐量可达300 Mbps,该研究成果具有重要的实用价值。(本文来源于《通信技术》期刊2016年03期）
苏悦,王建辉[2]（2014）在《一种结构化LDPC码的部分并行译码器设计》一文中研究指出CCSDS标准给出的低密度奇偶校验码(Low Density Parity Check,LDPC)其子矩阵具有不同的列重,这给部分并行译码器的设计带来困难。本文针对如何高效实现CCSDS中LDPC码部分并行译码的问题,根据该类码的准循环特性,将码的校验矩阵分解成3个矩阵的和,提出了一种能够部分并行译码的译码器结构。利用本文提出的方法设计译码器时可以在译码时延和译码复杂度之间进行折中。(本文来源于《航天器工程》期刊2014年03期）
马红柯[3]（2013）在《异构多核中Turbo并行译码器的设计与实现》一文中研究指出随着现代通信技术的飞速发展，基带信号处理的算法变的更加复杂，运算量也随之增加。多核并行是满足基带信号的复杂算法的理想架构，因此研究怎么采用多核并行来满足通信系统中计算量比较大的计算节点的计算需求是有意义的。Turbo码在现代通信系统中有着广泛的应用，是信道译码中最为常用的一种译码算法；研究Turbo码的并行实现对通信系统的发展有着积极的推动作用。基于通用多核处理器和硬件加速器的异构多核架构是现代通信系统中常用多核架构，研究这种异构多核架构有助于提高通信系统中的数据处理速率。依托国家科技重大专项“面向IMT-Advanced新型基带处理共性技术研究”，本文研究和实现了Turbo码并行译码器以及异构多核处理单元。本文的主要内容和成果有：（1）研究了Turbo码的MAP系列译码算法的推导过程，在此基础上研究了基于无数据交迭的Turbo并行译码算法。针对LTE协议标准中规定的188种帧长的Turbo码，采用m语言完成帧长可变的Turbo译码算法串并行仿真。两种译码算法的仿真都采用MAX-LOG-MAP译码算法，在相同的量化方案下，与串行算法相比，并行译码算法虽然有一定的性能损失，但依然能够满足译码性能的要求。（2）设计了Turbo并行译码器的顶层架构。基于先计算-后存储的模式设计了QPP交织器，并用流水电路实现了QPP交织器；设计和实现了SISO软译码单元内各个子单元的流水电路，设计了译码器的其它功能单元并最终完成整个并行译码器地设计。在FPGA开发板上对设计的Turbo并行译码器进行验证和测试。（3）在研究了常用计算节点的基础上，采用Turbo并行译码器和microblaze嵌入式通用处理器核相结合的方式设计了异构多核处理单元，并设计了相应的网络接口，在规模为2*2的片上网络对设计的异构多核处理单元和网络接口进行测试，并在FPGA开发板上对整个片上网络系统进行测试和验证。(本文来源于《电子科技大学》期刊2013-04-01）
王欣然[4]（2011）在《LDPC码的APP-Based译码算法研究与并行译码器硬件实现》一文中研究指出低密度奇偶校验码(Low-Density Parity-Check Codes, LDPC码)是由R. G. Gallager在1962年提出的一种信道纠错码,是迄今最接近于香农限的纠错码。由于译码复杂度低,易于并行实现,LDPC码很可能成为第四代移动通信标准中的关键技术。本文主要研究了LDPC码的APP-Based译码算法研究与并行译码器硬件实现。主要研究内容如下:在译码算法方面,本文首先分析了硬判决译码算法,包括BF(Bit Flipping)译码算法和WFB(Weighted Bit Flipping)译码算法。随后,重点分析了典型的软判决译码算法,包括BP(Belief Propagation)译码算法,LLR BP(Log Likelihood BP)译码算法,APP(a posteriori probability)算法,BP-Based和APP-Based算法,以及Normalized/Offset算法。针对APP-Based算法,本文中提出了一种的改进算法,将乘性修正运算放在变量节点信息处理中,而非校验节点信息处理中。通过这种改进,既降低了变量节点信息间的相关性,提高译码性能,又降低了乘法运算的次数,使译码复杂度得到降低。实验数据表明,与APP-Based算法相比,改进算法对(504, 252, 6, 3)和(1008, 504, 6, 3)矩阵的BER性能改进达到1dB,而对(1944, 1458)矩阵,其改进也达到了0.5dB;与Normalized APP-Based算法相比,性能改进约为0.1dB。此外,改进而且译码中的平均迭代次数也相对其他算法最小,具有一定的硬件实现价值。在硬件实现方面,本文针对提出的改进的APP-Based算法和非规则矩阵进行了全并行译码器的硬件实现,得到了大吞吐率的全并行译码器。首先进行了定点化仿真,得出了固定位宽的抑制因子的最佳取值。随后对全并行译码器各模块进行了详细的分析,在ModelSim6.5环境下用Verilog HDL语言进行了硬件实现,最后完成整个并行译码器的电路设计,给出了Synopsys Design Vision和Xilinx ISE 13.1环境下的速度,面积和功耗报告。(本文来源于《哈尔滨工业大学》期刊2011-06-01）
王建新,向国菊[5]（2009）在《LDPC码全并行译码器的设计与实现》一文中研究指出本论文用可编程逻辑器件(FPGA)实现了一种低密度奇偶校验码(LDPC)的编译码算法。采用基于Q矩阵LDPC码构造方法,设计了具有线性复杂度的编码器。基于软判决译码规则,采用全并行译码结构实现了码率为1/2、码长为40比特的准规则LDPC码译码器,并且通过了仿真测试。该译码器复杂度与码长成线性关系,与Turbo码相比更易于硬件实现,并能达到更高的传输速率。(本文来源于《电路与系统学报》期刊2009年05期）
林竞力,孙罡,朱维乐,陈客松[6]（2009）在《中国数字地面电视标准中LDPC码的半并行译码结构设计》一文中研究指出中国数字地面电视广播标准采用准循环低密度校验码(QC-LDPC)作为其信道编码的内码。根据该类LDPC码的准循环特性,提出了一种基于后验概率的简化最小和算法及其对应的半并行译码结构。其可实现在同一接收机中尽量复用硬件资源并减少消耗情况下LDPC码的多码率译码。最后,使用可编程门阵列实现了此结构并验证了其性能,实验表明,该方法比传统的最小和算法性能略有降低,但可节约大量存储器资源。(本文来源于《计算机应用研究》期刊2009年05期）
张彬,胡剑浩,刘文焘,李少谦[7]（2007）在《非正则LDPC码部分并行译码器设计》一文中研究指出由于卓越的纠错性能,LDPC码得到了越来越多的关注,以有效的硬件实现LDPC译码器也成为了一个重要的课题。该文根据BP_Based译码算法,提出了一种部分并行的非正则LDPC译码器结构。它通过列交换处理,校验矩阵形成了k个子矩阵,子矩阵之间数据以并行机制处理。这种实现方法解决了当校验矩阵为完全随机时,硬件资源和数据吞吐量平衡的问题。该译码器码长为3 944 b,使用Xilinx的Virtex-ⅡPro70芯片实现。结果表明,当迭代次数为20次时,数据吞吐量达到了6.5 Mb/s。(本文来源于《电子科技大学学报》期刊2007年S2期）
张细政[8]（2007）在《一类规则LDPC码构造及其部分并行译码器设计》一文中研究指出最近,LDPC(Low Density Parity Check)码引起了广泛的关注,但由于在实际的运用中缺乏有效的译码器硬件设计方案,从而使得LDPC码的运用受到一定的限制.本文提出一种译码联合构造LDPC码的方法,通过此方法构造的(j,k)规则LDPC码不仅具有很好的纠错性能,同时适合用部分并行来实现译码.(本文来源于《湖南工程学院学报(自然科学版)》期刊2007年03期）
李睿[9]（2007）在《QC-LDPC部分并行译码器设计与实现》一文中研究指出LDPC码是由Gallager于1962年提出的一种基于稀疏校验矩阵的线性分组码,具有逼近香农限的良好译码性能。但通常采用“随机法”构造的LDPC码在硬件实现上,需要耗费较大的硬件资源。研究具有准循环结构的QC-LDPC码,将就如何减少资源占用做出有效的探索。在FPGA实现平台上,确定QC-LDPC译码器的合理的实现方案,以尽可能的减少资源的占用,是本论文的中心内容所在。在简单介绍了QC-LDPC码定义、构造方法、译码性能等相关理论之后,论文列举了BP译码算法及在此基础上发展而来的几种BP-based译码算法。从硬件实现角度对几种算法进行了讨论,提出了性能损失较小、实现复杂度却能较大降低的经过修正的UMP BP-based译码算法。论文分析比较了完全串行、完全并行、部分并行叁种译码器硬件实现架构。最终,选择了部分并行架构,达到了译码器数据吞吐率和资源占用二者的平衡。同时,根据QC-LDPC码校验矩阵由多个准循环方阵组成的特点,确定了部分并行架构中并行度的大小。在功能模块单元的实现过程中,论文还创造性的提出了一种基于“指针”的搜索最小次小值的方法。与经典方法逐级比较的“流水线”结构不同,新方法引入了软件编程中“指针”的概念,将软件思想融入了硬件实现中。对于采用BP-based译码算法的LDPC译码器硬件实现,特别是码长较长及校验矩阵行重较大的情况下,基于“指针”方法有着重大的意义。设计完成的QC-LDPC译码器,数据吞吐率达到了9.375Mbps,硬件资源耗费在关键指标slice和Block RAM上,分别为2152个和34个。与相近码长、相似码率、性能相当的随机LDPC译码器相比,数据吞吐率提高了44.2%,slice和Block RAM却分别降低了27.5%和37%。以QC-LDPC码为代表的一系列具有代数结构的LDPC码,必将获得越来越多的关注。(本文来源于《电子科技大学》期刊2007-04-01）
钟永信,杜兴民[10]（2007）在《基于FPGA的(3,6)LDPC码并行译码器设计与实现》一文中研究指出本文基于Altera的FPGA(StatixⅡ-EP2S30F484C3)架构,实现了码率为1/2,帧长为1008bits的规则(3,6)LDPC码译码器。所采用的最小-和算法相对于传统的和-积算法在不损失译码性能的前提下,降低了硬件实现的复杂度,设计的并行结构有效地解决了串行结构所带来译码延时过大的问题,最大译码速率可达到60Mbit/s。为LDPC码的实际应用奠定了良好的基础。(本文来源于《微计算机信息》期刊2007年08期）
半并行译码器论文开题报告
（1）论文研究背景及目的
此处内容要求：
首先简单简介论文所研究问题的基本概念和背景，再而简单明了地指出论文所要研究解决的具体问题，并提出你的论文准备的观点或解决方法。
写法范例：
CCSDS标准给出的低密度奇偶校验码(Low Density Parity Check,LDPC)其子矩阵具有不同的列重,这给部分并行译码器的设计带来困难。本文针对如何高效实现CCSDS中LDPC码部分并行译码的问题,根据该类码的准循环特性,将码的校验矩阵分解成3个矩阵的和,提出了一种能够部分并行译码的译码器结构。利用本文提出的方法设计译码器时可以在译码时延和译码复杂度之间进行折中。
（2）本文研究方法
调查法：该方法是有目的、有系统的搜集有关研究对象的具体信息。
观察法：用自己的感官和辅助工具直接观察研究对象从而得到有关信息。
实验法：通过主支变革、控制研究对象来发现与确认事物间的因果关系。
文献研究法：通过调查文献来获得资料，从而全面的、正确的了解掌握研究方法。
实证研究法：依据现有的科学理论和实践的需要提出设计。
定性分析法：对研究对象进行“质”的方面的研究，这个方法需要计算的数据较少。
定量分析法：通过具体的数字，使人们对研究对象的认识进一步精确化。
跨学科研究法：运用多学科的理论、方法和成果从整体上对某一课题进行研究。
功能分析法：这是社会科学用来分析社会现象的一种方法，从某一功能出发研究多个方面的影响。
模拟法：通过创设一个与原型相似的模型来间接研究原型某种特性的一种形容方法。
半并行译码器论文参考文献
[1].云飞龙,朱宏鹏,吕晶,杜锋.一种基于奇偶并行译码架构的高吞吐量译码器设计[J].通信技术.2016
[2].苏悦,王建辉.一种结构化LDPC码的部分并行译码器设计[J].航天器工程.2014
[3].马红柯.异构多核中Turbo并行译码器的设计与实现[D].电子科技大学.2013
[4].王欣然.LDPC码的APP-Based译码算法研究与并行译码器硬件实现[D].哈尔滨工业大学.2011
[5].王建新,向国菊.LDPC码全并行译码器的设计与实现[J].电路与系统学报.2009
[6].林竞力,孙罡,朱维乐,陈客松.中国数字地面电视标准中LDPC码的半并行译码结构设计[J].计算机应用研究.2009
[7].张彬,胡剑浩,刘文焘,李少谦.非正则LDPC码部分并行译码器设计[J].电子科技大学学报.2007
[8].张细政.一类规则LDPC码构造及其部分并行译码器设计[J].湖南工程学院学报(自然科学版).2007
[9].李睿.QC-LDPC部分并行译码器设计与实现[D].电子科技大学.2007
[10].钟永信,杜兴民.基于FPGA的(3,6)LDPC码并行译码器设计与实现[J].微计算机信息.2007