导读:本文包含了低摆幅论文开题报告文献综述及选题提纲参考文献，主要关键词:静态随机存取存储器,宽电压,恒定低摆幅,预充电路
低摆幅论文文献综述
朱吉喆[1]（2018）在《宽电压SRAM恒定低摆幅读电路的研究与设计》一文中研究指出静态随机存取存储器(Static Random-Access Memory,SRAM)是片上系统(System on Chip,SoC)的重要组成模块之一,其读能效对SoC整体指标的意义重大。在先进工艺和低电压下,晶体管的工艺偏差增大,使得SRAM读操作中的存储单元位线放电时间偏差和灵敏放大器使能信号使能时间偏差均增大,位线摆幅因此增大且读延时和读能耗增加,这导致在宽电压设计中需要为读操作预留足够的裕度。因此,宽电压SRAM低摆幅读电路需要新的设计方案。本文的主要工作包括:(1)总结了传统SRAM低摆幅读方案、消除灵敏放大器使能信号的SRAM低摆幅读方案和降低位线预充电电压的SRAM低摆幅读方案,分析表明第叁种读方案能够以较简洁有效的方式解决宽电压SRAM读操作所面临的挑战;(2)设计了位线分级结构的读缓冲电路;(3)分析了电压型差分灵敏放大器的失调电压模型,论证了宽电压SRAM全局位线恒定低摆幅读方案的合理性,并通过改变传输管的类型改进设计了灵敏放大器;(4)基于晶体管的阈值特性和电荷共享原理,分别设计了两种不同控制逻辑(组合逻辑和电容)的宽电压恒定低电平预充电路并建立模型,仿真结果表明,上述两种预充电路在宽电压范围内分别将全局位线预充到126mV和133mV左右,最后本文将电荷共享的组合逻辑预充电路应用于宽电压SRAM恒定低摆幅读电路中。基于TSMC 28nm工艺,本文设计并物理实现了容量为8Kb的宽电压SRAM恒定低摆幅读电路。后仿真结果表明,低电压0.6V时,本文读电路的读延时和读能耗分别为3ns和1.79pJ,相比于传统SRAM读电路分别降低了44%和49%;常规电压0.9V时,本文读电路的读延时和读能耗分别为543ps和5.88pJ,相比于传统SRAM读电路分别降低了15%和26%;且当综合考虑面积、性能和能耗时,本文读电路优于同等条件下复现的近年发表文献中读电路的后仿真结果。(本文来源于《东南大学》期刊2018-06-11）
马帅[2]（2014）在《基于低摆幅和低功耗编码的NoC互连设计研究》一文中研究指出随着集成电路的不断发展,芯片上可集成的IP核数量越来越多,传统So C总线的有限地址空间分配、时间串行、单一时钟等特点会带来系统的可扩展性差、通信效率低、功耗面积大等问题。片上网络(No C)的出现有效解决了So C上存在的诸多问题,其网络连线、并行通信、全局异步局部同步机制等特点既体现了较强的可扩展性,又能有效提高通信效率、扩大带宽和降低功耗。然而,随着No C系统的扩大,路由器间互连线的数量急剧增加,由寄生大电容引起的互连功耗占整个芯片功耗的比重也越来越大,且严重影响了芯片的通信速率。因此,高速低功耗互连设计成为No C通信的一个关键技术。互连线寄生电容主要由对地电容和线间耦合电容组成,随着深亚微米及纳米时代的到来,线间耦合电容已逐渐超过对地电容成为主导,其带来的功耗、延时、串扰等问题成为芯片发展的瓶颈,因此必须采取措施减小线间耦合电容的影响。本文通过优化互连尺寸来减小耦合电容,互连层采用SMIC 0.13μm CMOS工艺M4金属层,互连长度为2mm,根据互连结构模型,通过Matlab分析其功耗和延时并设计出合适的互连尺寸,为低摆幅技术和低功耗编码技术研究的展开做铺垫。本文针对低摆幅技术设计了一种基于电荷分享的电容型低摆幅发送器(CCS),将电容预加重型电路和电荷分享型电路结合,使得信号在0→1跳变时无需从VDD获取能量,从而使互连线动态功耗直接减半,同时也继承了电容预加重型电路的高带宽优点。在互连接收端,利用AC耦合电阻反馈反相器(CRFI)将信号偏置至VDD/2附近并转换为RZ脉冲信号,最后通过迟滞接收器将信号还原为全摆幅。仿真结果表明,CCS结构能达到的数据传输率为9Gb/s,功耗仅为56.4f J/b/ch,整体收发器能达到的数据传输率为7Gb/s,功耗仅为90.8f J/b/ch。本文针对低功耗编码技术设计了一种GMP编码,首先将Green编码进行改进得到GM编码,其次利用相位差技术去除冗余标志位,并在互连接收端设计了一种适用于该编码的相位检测器来区分编码和未编码数据,最后通过解码器恢复数据。结构中还加入了并串/串并转换电路,减少了互连线数量以降低功耗和节省面积。仿真结果表明,对于32bit随机数据源和多组SPEC95/2000 CINT基准源,GMP编码将互连线功耗分别降低了36.6%和21.5%~28.2%。本文最后将CCS电路和GMP编码相结合进行No C互连设计,用CCS电路降低信号摆幅和提高带宽,用GMP编码降低信号翻转率。仿真结果表明,两者结合的方案与仅用CCS电路的方案相比互连动态功耗降低了22%~33%,和全摆幅驱动相比互连总功耗降低了60%以上。(本文来源于《西安电子科技大学》期刊2014-11-01）
王奇[3]（2013）在《低摆幅Crossbar设计方法研究》一文中研究指出随着半导体工艺水平的进步和设计技术的提高，系统的规模不断加大、速度日益提高，一种基于计算机网络概念的片上网络(NoC)应运而生，并得到了广泛的研究。系统对通信要求的不断提高使得NoC的功耗密度进一步加大，因此功耗约束成为NoC设计面临的最重要的问题之一，NoC的高速低功耗的设计成为一个研究热点。低摆幅技术在降低功耗的同时还能有效改善信号的延时，因此在NoC中可以运用低摆幅技术来进行高速低功耗设计。本文通过对现有新型低摆幅电路的研究总结，基于电容分压原理和动态输出阻抗技术，提出了一种电容型预加重低摆幅电路。仿真结果显示，低摆幅信号的眼图质量明显优于传统结构。同时针对NoC路由器中主要的能耗单元Crossbar进行低功耗设计，将低摆幅技术运用到低功耗Crossbar设计中。通过设计合理的低摆幅发送接收电路，使信号以恒定的低摆幅在数据通道中传输。结果显示，与传统的反相器驱动的Crossbar相比，低摆幅Crossbar的延迟约为传统结构的68%，功耗约为传统结构的84%。(本文来源于《西安电子科技大学》期刊2013-01-01）
陈博[4]（2013）在《中同步NoC路由器高速低摆幅输入缓存设计》一文中研究指出随着集成电路工艺尺寸的减小和集成度的增加，传统的SoC(System on Chip)架构遇到了诸多挑战，由于片上网络(Network on Chip, NoC)具有良好的可重用性、可扩展性及较高的网络通信带宽，NoC成为未来多处理器芯片一种可能使用的架构。路由器是构成NoC通信网络的核心模块，其性能直接影响着整个NoC网络的性能，而在路由器中，输入缓存占用了大量资源，也对性能有着重要影响。本文首先阐述了NoC的关键技术，针对2D-Mesh拓扑结构和中同步的时钟策略，设计了一种中同步路由器输入缓存，并对中同步接口电路的功能和时序状态进行了详细的分析，最后完成了中同步输入缓存的功能仿真和逻辑综合，对各个工作频率的综合结果进行了分析和比较。在此基础上，将MCML(MOS current modelogic)锁存器和寄存器引入传统的CMOS电路，实现了高速低摆幅的输入缓存。在Spectre中使用SMIC0.13m CMOS工艺对低摆幅数据路径进行了仿真，低摆幅数据路径的工作频率可达2GHz。(本文来源于《西安电子科技大学》期刊2013-01-01）
李媛媛,齐跃[5]（2012）在《基于低摆幅互连线的NoC功耗降低技术》一文中研究指出在高性能的片上系统设计中,功耗已经成为制约片上网络发展的重要约束。首先用混合插入方法计算了全局芯片网络中各条路径的延时和功耗。相比起用最优中继驱动器插入方法,这种情况下互连线的延时和功耗分别降低了24.36%和11.81%。在混合插入方法的基础上进行优化后,相比起用混合插入方法,互连线功耗降低了21.75%。(本文来源于《武汉理工大学学报》期刊2012年02期）
李紫金[6]（2011）在《基于NoC系统的低摆幅互连设计方法研究》一文中研究指出随着工艺和设计方法学的进步,片上系统(SoC)的设计规模越来越大,可以集成越来越多的IP核,传统的总线结构已经无法适应这种发展变化,基于计算机网络概念的片上网络(NoC)被提出来并得到广泛研究。然而,研究发现NoC中互连线上产生的功耗和延迟依然是限制系统性能的重要因素之一,因此针对互连线的研究成为当前学术界研究的一个热点问题。通过采用低摆幅技术能够有效降低互连线上的功耗和传播延迟,因此在NoC系统中应用低摆幅技术是有效的解决方案。本文在总结现有各种低摆幅电路的基础上,设计了一种基于预加重技术的低摆幅收发器结构。该收发器结构将设计的基于2-tap FIR滤波器改进的FIR filter-res发送器与双尾灵敏放大器相结合,并且将低摆幅技术引入源同步时钟策略。最后将设计的收发器结构应用于NoC路由器之间的互连,进行了仿真验证。结果表明,与采用传统的CMOS全摆幅电路相比,设计的NoC互连结构能够达到更高的数据率,并且功耗也得到明显改善。(本文来源于《西安电子科技大学》期刊2011-01-01）
曾小旁,汪鹏君[7]（2010）在《时钟低摆幅叁值双边沿低功耗触发器的设计》一文中研究指出通过对各类多值触发器的研究,提出了一种反馈保持型时钟低摆幅叁值双边沿低功耗新型触发器(Feedback Keeper Low-swing Clock Ternary Low-Power Double-Edge-Triggered Flip-Flop,FK-LSCTLPDFF)设计方案。该方案利用反馈保持避免电路因输入信号瞬间毛刺引起的错误翻转,利用时钟信号双边沿跳变敏感抑制冗余跳变,利用时钟低摆幅降低叁值触发器功耗。该电路与叁值单边沿触发器相比,在保持相同数据吞吐量的条件下,可使时钟信号的频率减半,从而降低整个电路的系统功耗。通过PSPCIE模拟,验证了所设计电路具有正确逻辑功能,低功耗特性明显。(本文来源于《华东理工大学学报(自然科学版)》期刊2010年02期）
杨玲钊[8]（2010）在《NoC低摆幅互连研究》一文中研究指出集成电路自发明以来一直追求的目标就是芯片的工作速度更快、功耗更低、集成密度更大。随着集成电路设计水平的提高和工艺的发展,基于总线结构的片上系统(SoC)已经不能满足应用对片上数据通信的要求了,因此基于网络计算技术概念的片上网络(NoC)被提出来并得到广泛的研究。但是研究发现互连线上产生的功耗和延迟依然是制约系统性能的重要因素之一,因此针对互连线的研究成为当前学术界一个研究的热点。互连线上产生的功耗和延迟与所传输的信号的摆幅有着紧密的联系,因此采用低摆幅信号技术可以有效降低互连上产生的功耗和延迟,通过大量文献的阅读和总结,本文着重分析了八种低摆幅电路各自的特点、优缺点以及适用条件,并且在SMIC0.13μm工艺模型库、互连线采用第四层金属、宽度、间距和长度为分别为0.4μm、0.4μm和2mm的条件下,通过仿真得到CLC、SSDLC、SSDLC_1、SSDLC_2、PDIFF、DIFF电路的功耗相比CMOS全摆幅电路下降的幅度分别是:71%、83%、74%、76%、30%、47%。而mj-sib、MCML电路的延迟相比CMOS全摆幅电路下降的幅度分别是:22%、32%。这些仿真数据的比较说明低摆幅电路能够有效降低互连线功耗和延迟。基于低摆幅电路的分析和仿真,本文针对NoC系统互连结构特点和性能要求,选择MCML电路作为低摆幅信号驱动器以及双位灵敏放大器作为低摆幅信号结构器来构建NoC低摆幅互连电路,通过仿真得到NoC低摆幅级联电路能够实现1GHz的数据传输速率,验证了NoC低摆幅互连电路的可行性。(本文来源于《西安电子科技大学》期刊2010-01-01）
乔飞,杨华中,黄刚,汪蕙[9]（2008）在《可用于高速片上系统异步IP互连的低摆幅差分接口电路》一文中研究指出提出一种可用于高速片上系统异步IP模块互连的低摆幅差分接口电路.此接口电路驱动器通过驱动阵列(driver array)算法进行以降低功耗为目标的优化,接收器采用差分电平触发锁存器(differential level-triggered latch,DLTL)结构,能够正确恢复经过互连线传输的极低摆幅数字信号.与同类接口电路比较,在500MHz的信号频率下,提出的接口电路结构可以恢复50mV摆幅的数字信号,驱动器和接收器消耗更小的能量,并具有更小的功耗延时积.电路基于SMIC0.18μm1.8V数字CMOS工艺,使用HSPICE模拟软件进行了验证;电路流片测试结果表明,所提出的DLTL接口电路可以取得最好的低摆幅信号恢复性能.(本文来源于《中国科学(E辑:信息科学)》期刊2008年04期）
张慧熙,沈继忠[10]（2006）在《时钟低摆幅双边沿低功耗触发器的设计》一文中研究指出传统的时钟低摆幅触发器由于工作方式和电路结构不够合理,使得电路的结点电容和开关活动性较大,增加了电路的开关功耗。本文通过改进传统的时钟低摆幅触发器的工作方式和电路结构,设计了一种新型的时钟低摆幅双边沿触发器——反馈保持型时钟低摆幅双边沿触发器(Feedback Keeper Low-swing Clock Double-edge-triggered Flip-flop—FK-LSCDFF)。模拟结果表明所设计的触发器具有正确的逻辑功能,跟传统的时钟低摆幅双边沿触发器相比,降低近17%的功耗。(本文来源于《电路与系统学报》期刊2006年02期）
低摆幅论文开题报告
（1）论文研究背景及目的
此处内容要求：
首先简单简介论文所研究问题的基本概念和背景，再而简单明了地指出论文所要研究解决的具体问题，并提出你的论文准备的观点或解决方法。
写法范例：
随着集成电路的不断发展,芯片上可集成的IP核数量越来越多,传统So C总线的有限地址空间分配、时间串行、单一时钟等特点会带来系统的可扩展性差、通信效率低、功耗面积大等问题。片上网络(No C)的出现有效解决了So C上存在的诸多问题,其网络连线、并行通信、全局异步局部同步机制等特点既体现了较强的可扩展性,又能有效提高通信效率、扩大带宽和降低功耗。然而,随着No C系统的扩大,路由器间互连线的数量急剧增加,由寄生大电容引起的互连功耗占整个芯片功耗的比重也越来越大,且严重影响了芯片的通信速率。因此,高速低功耗互连设计成为No C通信的一个关键技术。互连线寄生电容主要由对地电容和线间耦合电容组成,随着深亚微米及纳米时代的到来,线间耦合电容已逐渐超过对地电容成为主导,其带来的功耗、延时、串扰等问题成为芯片发展的瓶颈,因此必须采取措施减小线间耦合电容的影响。本文通过优化互连尺寸来减小耦合电容,互连层采用SMIC 0.13μm CMOS工艺M4金属层,互连长度为2mm,根据互连结构模型,通过Matlab分析其功耗和延时并设计出合适的互连尺寸,为低摆幅技术和低功耗编码技术研究的展开做铺垫。本文针对低摆幅技术设计了一种基于电荷分享的电容型低摆幅发送器(CCS),将电容预加重型电路和电荷分享型电路结合,使得信号在0→1跳变时无需从VDD获取能量,从而使互连线动态功耗直接减半,同时也继承了电容预加重型电路的高带宽优点。在互连接收端,利用AC耦合电阻反馈反相器(CRFI)将信号偏置至VDD/2附近并转换为RZ脉冲信号,最后通过迟滞接收器将信号还原为全摆幅。仿真结果表明,CCS结构能达到的数据传输率为9Gb/s,功耗仅为56.4f J/b/ch,整体收发器能达到的数据传输率为7Gb/s,功耗仅为90.8f J/b/ch。本文针对低功耗编码技术设计了一种GMP编码,首先将Green编码进行改进得到GM编码,其次利用相位差技术去除冗余标志位,并在互连接收端设计了一种适用于该编码的相位检测器来区分编码和未编码数据,最后通过解码器恢复数据。结构中还加入了并串/串并转换电路,减少了互连线数量以降低功耗和节省面积。仿真结果表明,对于32bit随机数据源和多组SPEC95/2000 CINT基准源,GMP编码将互连线功耗分别降低了36.6%和21.5%~28.2%。本文最后将CCS电路和GMP编码相结合进行No C互连设计,用CCS电路降低信号摆幅和提高带宽,用GMP编码降低信号翻转率。仿真结果表明,两者结合的方案与仅用CCS电路的方案相比互连动态功耗降低了22%~33%,和全摆幅驱动相比互连总功耗降低了60%以上。
（2）本文研究方法
调查法：该方法是有目的、有系统的搜集有关研究对象的具体信息。
观察法：用自己的感官和辅助工具直接观察研究对象从而得到有关信息。
实验法：通过主支变革、控制研究对象来发现与确认事物间的因果关系。
文献研究法：通过调查文献来获得资料，从而全面的、正确的了解掌握研究方法。
实证研究法：依据现有的科学理论和实践的需要提出设计。
定性分析法：对研究对象进行“质”的方面的研究，这个方法需要计算的数据较少。
定量分析法：通过具体的数字，使人们对研究对象的认识进一步精确化。
跨学科研究法：运用多学科的理论、方法和成果从整体上对某一课题进行研究。
功能分析法：这是社会科学用来分析社会现象的一种方法，从某一功能出发研究多个方面的影响。
模拟法：通过创设一个与原型相似的模型来间接研究原型某种特性的一种形容方法。
低摆幅论文参考文献
[1].朱吉喆.宽电压SRAM恒定低摆幅读电路的研究与设计[D].东南大学.2018
[2].马帅.基于低摆幅和低功耗编码的NoC互连设计研究[D].西安电子科技大学.2014
[3].王奇.低摆幅Crossbar设计方法研究[D].西安电子科技大学.2013
[4].陈博.中同步NoC路由器高速低摆幅输入缓存设计[D].西安电子科技大学.2013
[5].李媛媛,齐跃.基于低摆幅互连线的NoC功耗降低技术[J].武汉理工大学学报.2012
[6].李紫金.基于NoC系统的低摆幅互连设计方法研究[D].西安电子科技大学.2011
[7].曾小旁,汪鹏君.时钟低摆幅叁值双边沿低功耗触发器的设计[J].华东理工大学学报(自然科学版).2010
[8].杨玲钊.NoC低摆幅互连研究[D].西安电子科技大学.2010
[9].乔飞,杨华中,黄刚,汪蕙.可用于高速片上系统异步IP互连的低摆幅差分接口电路[J].中国科学(E辑:信息科学).2008
[10].张慧熙,沈继忠.时钟低摆幅双边沿低功耗触发器的设计[J].电路与系统学报.2006