导读:本文包含了小数分频器论文开题报告文献综述及选题提纲参考文献，主要关键词:频率综合器,小数分频器,sigma,delta调制器,小数杂散
小数分频器论文文献综述
邵玉娟[1]（2019）在《5.8G ETC系统中小数分频器的研究》一文中研究指出为了缓解交通拥堵,现在越来越多的城市在收费处采用电子不停车收费系统(Electronic Toll Collection,简称ETC)。本文以5.8GHz ETC为背景,对锁相环中小数分频器进行相应的分析和设计。在ETC等无线通讯系统中,频率综合器起到独一无二的作用。它是无线收发机中射频芯片的核心模块,可以为整个电路系统提供一个稳定的、高精度的、可编程和低噪声的本振信号。而sigma delta小数型频率综合器又因具有低相位噪声、最小频率步长不仅仅是参考频率的整数倍、高分辨率和快速切换频率等优点引起广泛的关注,而这些优点又主要得益于小数分频器。因为小数分频器是整个频率综合器中从高频过渡到低频的“桥梁”,VCO输出的高频信号经过小数分频器之后变为低频信号,该信号作为鉴频鉴相器的一个输入信号与参考频率进行比较。同时,小数分频器也是整个电路能够在高频环境下工作且功耗较低的关键和前提。所以研究和设计一个高质量的小数分频器是十分必要的。但是随着小数分频器的深入研究,研究者们发现,小数分频器不是十全十美的,小数杂散就是其不可忽略的缺点。由于小数杂散距离中心频率很近,所以想要通过滤波器将其滤除是很难实现的。因此抑制小数杂散是小数分频器设计过程中的重要工作。本论文的具体工作安排如下:1、小数分频比实现:sigma delta调制器输出控制信号,控制多模分频器的瞬时分频比,在一定时间段内取平均值;2、改进型的2/3分频器:通过电路分析,在传统9管二输入的TSPC的基础上提出一种改进的叁输入的TSPC锁存器,并在此基础上提出一种不同以往结构的2/3预分频器。3、小数杂散的抑制:sigma delta调制器由于其稳定性、噪声整形和低功耗等特性而成为抑制小数杂散的主要方法,本论文借助simulink对sigma delta调制器的MASH结构进行建模和仿真,提出抑制小数杂散的改进方法——随机加抖和SDM相结合,比较分析sigma delta调制器的结构阶数和输入数据位数对性能的影响;4、5.8G ETC系统小数分频器的设计:本论文基于SMIC 0.13um工艺设计了一个应用于5.8G ETC芯片中的小数分频器,分频范围为64~127,最小频率步长为:500Hz,版图面积为0.019mm2,VDD电压为1.5V时功耗为0.26mA。流片测试结果显示该小数分频器能够准确的实现系统所需的小数分频比,可以有效的抑制小数杂散。最后对5.8G ETC芯片中小数分频器的设计流程进行了详细的总结。(本文来源于《天津理工大学》期刊2019-03-01）
常迎辉,付长英[2]（2018）在《一种用于高速锁相环的小数分频器设计》一文中研究指出本文设计实现了一种用于高速锁相环的全数字小数分频器,采用TSMC 0.18μm CMOS工艺,对叁阶ΔΣ调制器进行了改进,可以实现8~255连续分频。仿真结果表明,小数分频器的最高工作频率可达5 GHz,改进后的结构能够在运算精度和功耗上达到平衡。(本文来源于《中国集成电路》期刊2018年06期）
史鹏鹏[3]（2018）在《多模多标准CMOS锁相环频率综合器中小数分频器的设计》一文中研究指出随着无线通信技术的快速发展和通信设备的升级换代,多模多标准的无线通信系统开始极具应用前景与现实需求,因此多模多标准射频收发机的设计也迅速成为研究人员关注的热点。作为射频收发机中的关键模块,频率综合器能够为发射机和接收机提供稳定的本振信号,因此其性能优劣将直接影响整个射频收发机的性能。本课题将研究并设计频率综合器中的关键模块小数分频器。本文首先介绍小数频率综合器的基本理论与系统结构,剖析了各个子模块的结构与其线性化模型,然后推导了锁相环频率综合器系统的传递函数,并深入研究了环路的稳定性与相位噪声模型。本课题中小数分频器主要由叁个子模块组成,分别为高速二分频器、0.5步进可编程分频器和Δ-Σ调制器。本设计中高速二分频器采用源级耦合形式的触发器实现,能够工作在1GHz~8GHz的频率范围内,同时将VCO的输出信号进行二分频从而得到四相正交信号。0.5步进可编程分频器由相位切换电路与整数可编程分频器组成,其中相位切换电路能够实现0.5步进,能够有效降低电路中的量化噪声。整数可编程分频器采用5级2/3分频器级联而成,并且加入逻辑门以扩展其分频比,实际结构可以实现4~63的分频比范围。Δ-Σ调制器模块则采用半定制的方法实现,采用了一种新型的HJ-MASH 1-1-1结构,该结构不仅有效增加了输出序列长度以及具备良好的杂散抑制效果,而且具有较高的结构稳定性。本课题中的小数分频器是基于TSMC 0.18μm RF CMOS工艺进行设计,包含焊盘的整体版图面积为1.10 mm×0.54 mm,后仿真结果表明:在最差情况下,小数分频器在0.4 GHz~8.3 GHz频率范围内能够正常分频,整体电路分频比范围为32~504,总电流为9.20mA,满足课题的设计指标要求。(本文来源于《东南大学》期刊2018-05-28）
朱荣华[4]（2018）在《面向导航的低电压小数分频器设计》一文中研究指出卫星导航定位系统是一种可发送高精度、全天时的导航、定位、制导授时信息的无线电系统,在军用和民用领域得到了广泛的应用。由于导航射频芯片多用于移动设备中,受到供电电源的限制,低功耗设计一直是导航芯片设计的关键指标。频率综合器作为导航芯片中的关键模块,其低电压低功耗设计就显得尤为重要。本文的主要工作是设计应用于导航收发机中的低电压小数分频器电路,整个系统基于0.6V的电源电压,采用SMIC 40nm工艺。论文首先综述了当前几个主要的导航定位系统以及我国发展自主导航系统所面临的形势,然后对比分析了小数分频器设计的常用技术和电路结构。针对低电压分频器设计,本文采用了扩展型的真单相时钟结构作为基本结构,并且为了能提高电路工作速度,进一步降低功耗,提出了一种新的基于衬底控制技术和隐逻辑技术相结合的电路结构,改善了电路性能。对于调制器的设计,本文设计了基于最大周期序列结构的调制器。利用带有系数控制的误差反馈技术,使得调制器对于所有的输入均实现了最大周期长度,从而极大的降低了量化误差,改善了系统的噪声。最后,针对多模可编程器的设计,本文采用吞脉冲计数器结构,并采用触发器作为最小单元电路,进一步降低了整个电路的功耗。本论文基于SMIC 40nm工艺,完成了小数分频器的电路设计与版图设计,并进行了仿真与实际流片测试。测试结果表明在0.6V电源电压条件下,锁相环总功耗小于1mA,其中小数分频器功耗小于800μA,频率分辨率小于25Hz,分频比范围为32~127,分频器相位噪声小于-156dBc/Hz@1MHz,工作频率范围小于4.5GHz,并且覆盖了所有导航系统的工作频段,整个系统达到了设计要求。(本文来源于《东南大学》期刊2018-05-23）
陈怀昊[5]（2017）在《低电压小数分频器设计》一文中研究指出小数锁相环具有频率分辨率高、切换速度快、相位噪声低等优点,广泛应用在射频芯片中。低电压小数锁相环可以服务于极低功耗的无线通信模块。小数分频器最高工作频率受到低电源电压的限制,是实现低电压锁相环的瓶颈和关键。论文的主要工作是设计应用于GPS接收机中的低电压小数分频器。论文首先综述小数分频技术的发展现状,系统阐述小数分频的工作原理、分频器和∑△调制器的常用架构,并根据小数锁相环的系统模型,分析小数分频器相位噪声的传递过程。论文设计的低电压多模可编程分频器整体基于TSPC结构,提出了一种新型的2/3分频单元和8/9预分频电路。其中2/3分频单元采用E-TSPC结构,仅通过一个模式控制开关管实现2分频模式下电路的部分关断,在保证工作速度的同时降低功耗;8/9预分频电路通过对模式控制信号重新定时避免反馈延迟对工作速度的限制,实现最高工作频率同第一级2/3分频单元相当。论文根据∑ △调制器的优化技术,提出一种综合改进方案,采用总线分割结构,将16位输入分为高10位和低6位;其中低6位通过一阶调制器后同高10位相加,作为叁阶MASH调制器的输入,该叁阶MASH结构将前级的量化噪声和输出信号同时传递给后级,保证输出序列的随机性,同时减少其硬件开销。论文基于TSMC0.13μm CMOS工艺,完成了小数分频器的原理图和版图设计,并进行了数模混合仿真及测试验证。后仿结果表明在0.7V电源电压下,相位噪声优于-161dBc@1MHz,整体电路消耗电流小于0.269mA。测试结果表明小数分频器工作范围覆盖1.3GHz-1.6GHz,满足设计指标要求。(本文来源于《东南大学》期刊2017-05-05）
高宇文渊[6]（2016）在《应用于WSN射频收发芯片的低电压正交VCO和小数分频器设计》一文中研究指出无线传感器网络(Wireless Sensor Network, WSN)是一种由部署在监测区域内大量的微型传感器节点构成的自组织网络系统,可以应用于智能家居、环境检测、医疗护理和军事安全等领域。随着无线传感网技术的发展,射频收发芯片对于频率综合器的稳定性和功耗提出了更高要求,作为频率综合器中的核心模块,正交压控振荡器(Quadrature Voltage Control Oscillator, QVCO)和小数分频器(Fractional Divider, FD)具有研究价值。本文的主要工作是设计应用于WSN射频收发芯片中的正交压控振荡器以及小数分频器模块。整个系统基于1V低电源电压,采用0.18-μmRF-CMOS工艺实现。QVCO通过并联晶体管耦合产生正交信号,采用互补交叉耦合晶体管提供负阻。QVCO运用开关电容阵列扩展频率调谐范围,采用开关电阻偏置阵列来提供合适的偏置电流以节省功耗。小数分频器包括高速二分频器、双模预分频器、可编程计数器以及∑-△调制器。其中高速二分频器采用电流模逻辑的伪差分结构来提高工作频率；双模预分频器基于相位切换技术以达到低功耗的目的；∑-△调制器采用改进型的MASH 1-1-1结构降低小数杂散。各工艺角(TT/FF/SS)及温度(-40/27/80℃)条件下,后仿真结果显示：QVCO核心功耗最小仅为1.21mW,振荡频率范围为2.31～2.81GHz,1MHz频偏处相位噪声最大为-112.0dBc/Hz;小数分频器功耗小于1mW,工作频率范围为2.3～2.8GHz。各项性能均满足指标要求。本文所设计的正交压控振荡器、小数分频器电路具有低电压低功耗特性,满足WSN射频收发芯片的要求。(本文来源于《东南大学》期刊2016-05-01）
罗汀[7]（2016）在《多模多标准射频接收机中小数分频器和AFC的设计》一文中研究指出无线通信技术的高速发展和数据流量的不断提升,对系统的性能和集成度提出了日趋严苛的要求,而在一个芯片上集成多种模式的无线通信系统具有广泛的应用前景,因此支持多模式多标准的射频收发机成为了人们的研究热点。而高精度、高频谱纯度和宽输出频率范围的频率综合器对多模式多标准射频收发机具有重要意义。本文将对小数分频器和自动频率校准频率综合器中必不可少的模块进行研究与设计。本文首先介绍了小数频率综合器的基本原理,分析了各个子模块及其线性模型,推导了锁相环系统的传递函数,并且根据线性模型研究了锁相环环路的稳定性和相位噪声模型。在此基础上,完成了一个宽带小数频率综合器的系统结构设计。根据指标要求设计了小数分频器,主要包括高速二分频器、0.5步进可编程分频器和△-Σ调制器。高速二分频器使用电流模逻辑实现,在进行二分频的同时生成四相正交本振信号。0.5步进的分频比由0.5步进可编程分频器中的相位切换电路实现,而整数可编程分频器由2/3分频器级联实现。△-Σ调制器采用了改进结构的MASH1.1.1结构,能够增加输出序列长度以减小小数杂散,A-Σ调制器使用半定制的设计方法实现。另外还设计了基于频率比较法的自动频率校准单元以实现最优控制字搜索和环路带宽校准。最优控制字通过二进制搜索和最小值比较来实现,环路带宽校准则通过测量实际压控振荡器的调谐增益来调节电荷泵的电流以使环路带宽近似为常数。小数分频器和自动频率校准单元基于TSMC 0.18μm RF CMOS工艺下进行了设计,包含焊盘的小数分频器版图总面积为1.Ommx0.58mm,自动频率校准单元面积为0.17mmx0.18mm,后仿真结果表明：在最差情况下小数分频器能够在0.4GHz-8GHz频率范围内正常分频,且分频比范围为121～1016,总电流为9.51mA,满足设计指标要求。而自动频率校准单元的平均工作电流小于0.5mA,频率分辨率为5MHz,总校准时间为16.6μs。自动频率校准单元和小数分频器已经应用于一个宽带频率综合器中,有待进一步测试验证。(本文来源于《东南大学》期刊2016-03-07）
马绍伟[8]（2015）在《基于verilog的小数分频器的设计》一文中研究指出随着集成电路的迅猛快速发展,频率综合器在电路中所起的作用显得越来越重要。众所周知,小数分频器作为频率综合器的重要组成部分,其性能、功耗等指标决定了一个频率综合器的频率合成精度。具体来看,小数分频器对于频率综合器的输出精度,相位噪声,锁定时间等性能有重要影响。本文通过具体数据分析了当前集成电路发展过程中数字电路所起的重要作用,并且着重介绍了频率综合器的研究现状,说明了小数分频器是当今数字电路研究中一个重要研究方向。本文通过分析当前小数分频器研究领域中几种主要的电路实现形式,发现尚未有利用纯数字电路实现的小数分频器。故本文在双模前置小数分频器的基础上,提出了一种通过数字电路实现的可编程的小数分频电路。本文提出了数字电路实现的可编程的小数分频器的算法。分析了现有的小数分频器的算法。提出了本小数分频器的参数计算方法,即逐次逼近的参数计算方式。分析了误差成因,设计了控制误差的方法。通过实例展示了分频参数的计算过程。本文设计实现了小数分频器的参数计算模块以及FPGA分频模块。其中包括浮点加法器、浮点乘法器、整数除法器等模块。程序通过verilog语言实现。本文对设计的小数分频器进行了仿真及原型验证。包括小数分频电路的参数计算单元与整体电路仿真,小数分频器FPGA原型验证。仿真结果及逻辑分析仪测试结果均表明电路达到了设计要求。小数分频器的误差可以控制在以10E-9以内。(本文来源于《北京工业大学》期刊2015-05-01）
赵远新,李巍[9]（2015）在《一种应用于全数字锁相环的小数分频器设计》一文中研究指出文章针对宽带全数字锁相环(All-Digital Phase-Locked Loop,ADPLL)架构的频率综合器设计了一种适合的宽分频范围的小数分频器.由于经典的宽分频范围的小数分频器结构在边界处会发生失效,文章在分析其他解决方案的同时,提出了利用可变延时单元进行固定相位校准的解决方法.本设计的可变分频比分频器分频比范围为32~127,输入频率为1.8~3.7GHz,面积为0.46mm×0.24mm.测试结果显示,本设计有效地解决了经典宽分频范围的小数分频器结构在边界处会发生失效的问题.(本文来源于《复旦学报(自然科学版)》期刊2015年02期）
王加锋[10]（2015）在《多模多标准系统中小数分频器的设计》一文中研究指出随着各种无线通信模式的不断涌现,在一个移动终端上集成多种通信模式已成为当前无线通信技术发展的趋势,支持多模多标准的无线射频收发机也因此成为了人们研究的热点。作为无线收发机射频前端的关键模块,频率综合器不仅决定了整个收发机性能的好坏,也是实现多模多标准无线收发机全集成的关键之一。小数分频器通过改变分频比使频率综合器能提供多个高精度频率信号,是小数频率综合器中非常重要的模块。本文对多模多标准系统中锁相环频率综合器的小数分频器进行研究和设计。本文首先介绍了小数频率综合器的基本原理和组成模块,分析了各项性能指标,建立了锁相环频率综合器锁定状态的线性相位模型,给出了各模块到锁相环频率综合器输出端的噪声传递函数。根据系统要求给出了频率综合器的系统架构。在此基础上,设计了一款小数分频器,主要模块包括高速二分频器、0.5步进可编程分频器与△-Σ调制器。第一级高速二分频器工作在最高频率,电路采用源极耦合逻辑实现,具有很宽的频率工作范围。0.5步进可编程分频器由第二级高速二分频器、相位切换电路、整数可编程分频器与逻辑控制模块构成。其中,第二级高速二分频器输出四路正交信号,供相位切换电路进行切换；整数可编程分频器由6级2/3分频器级联构成,通过加入逻辑门进行分频比扩展,可实现32～127的分频比范围。逻辑控制模块通过控制相位切换的次数来实现0.5的分频比步进。△-Σ调制器采用了一种改进的MASH 1-1-1结构实现,它由叁个一阶误差反馈调制器级联而成,与传统结构的MASH 1-1-1结构相比,本设计中第二级与第叁级的误差反馈调制器之间增加了一个前馈连接,可同时接收前级的量化噪声和最终输出,可以提高输出序列长度以减小小数杂散,△-Σ调制器采用数字半定制方法实现。该小数分频器采用TSMC 0.18μm RF CMOS工艺设计。整个小数分频器的面积为1130μm×510μm,已成功流片,并且完成在片测试,测试结果表明：在1.8V电源电压下,小数分频器在0.8-9GHz频率范围内能够正确分频,分频比范围达到62.5～254,总的电流消耗为29mA,满足指标要求。本论文所设计的多模多标准小数分频器在无线通信、卫星导航、无线传感网等领域都具有应用价值,应用前景广阔,并对其他应用设计也具有一定的参考意义。(本文来源于《东南大学》期刊2015-03-01）
小数分频器论文开题报告
（1）论文研究背景及目的
此处内容要求：
首先简单简介论文所研究问题的基本概念和背景，再而简单明了地指出论文所要研究解决的具体问题，并提出你的论文准备的观点或解决方法。
写法范例：
本文设计实现了一种用于高速锁相环的全数字小数分频器,采用TSMC 0.18μm CMOS工艺,对叁阶ΔΣ调制器进行了改进,可以实现8~255连续分频。仿真结果表明,小数分频器的最高工作频率可达5 GHz,改进后的结构能够在运算精度和功耗上达到平衡。
（2）本文研究方法
调查法：该方法是有目的、有系统的搜集有关研究对象的具体信息。
观察法：用自己的感官和辅助工具直接观察研究对象从而得到有关信息。
实验法：通过主支变革、控制研究对象来发现与确认事物间的因果关系。
文献研究法：通过调查文献来获得资料，从而全面的、正确的了解掌握研究方法。
实证研究法：依据现有的科学理论和实践的需要提出设计。
定性分析法：对研究对象进行“质”的方面的研究，这个方法需要计算的数据较少。
定量分析法：通过具体的数字，使人们对研究对象的认识进一步精确化。
跨学科研究法：运用多学科的理论、方法和成果从整体上对某一课题进行研究。
功能分析法：这是社会科学用来分析社会现象的一种方法，从某一功能出发研究多个方面的影响。
模拟法：通过创设一个与原型相似的模型来间接研究原型某种特性的一种形容方法。
小数分频器论文参考文献
[1].邵玉娟.5.8GETC系统中小数分频器的研究[D].天津理工大学.2019
[2].常迎辉,付长英.一种用于高速锁相环的小数分频器设计[J].中国集成电路.2018
[3].史鹏鹏.多模多标准CMOS锁相环频率综合器中小数分频器的设计[D].东南大学.2018
[4].朱荣华.面向导航的低电压小数分频器设计[D].东南大学.2018
[5].陈怀昊.低电压小数分频器设计[D].东南大学.2017
[6].高宇文渊.应用于WSN射频收发芯片的低电压正交VCO和小数分频器设计[D].东南大学.2016
[7].罗汀.多模多标准射频接收机中小数分频器和AFC的设计[D].东南大学.2016
[8].马绍伟.基于verilog的小数分频器的设计[D].北京工业大学.2015
[9].赵远新,李巍.一种应用于全数字锁相环的小数分频器设计[J].复旦学报(自然科学版).2015
[10].王加锋.多模多标准系统中小数分频器的设计[D].东南大学.2015