导读:本文包含了浅沟槽隔离论文开题报告文献综述及选题提纲参考文献，主要关键词:栅电流,浅沟槽隔离,隧穿,能带结构
浅沟槽隔离论文文献综述
张海峰,刘芳,陈燕宁,原义栋,付振[1]（2019）在《浅沟槽隔离对MOSFET电学特性的影响》一文中研究指出随着工艺制程的不断进展,浅沟槽隔离技术(STI)成为深亚微米后的主流隔离技术。文章通过测试分析不同栅到有源区距离(SA)晶体管(MOSFET)器件的栅和衬底电流,分析了180 nm N沟道晶体管中STI对于栅和衬底电流的影响。结果表明栅电流随着SA的缩小呈现先缩小后增大的趋势,衬底电流在常温以及高温下都随着SA的减小而减小。文章用应力机制导致的迁移率以及载流子浓度的变化对栅和衬底电流的变化趋势进行了分析,通过改进伯克利短沟道绝缘栅场效应晶体管模型(BSIM)模拟了STI对衬底电流的影响,为设计人员进行低功耗设计提供了衬底电流模型。(本文来源于《电子与封装》期刊2019年09期）
孙文超[2]（2014）在《90nm浅沟槽隔离平坦化工艺的研究与改进》一文中研究指出浅沟槽隔离技术(Shallow Trench Isolation,STI)以突出的隔离性能,平坦的表面形貌,良好的锁定性能以及几乎没有场侵蚀,已经成为深亚微米后的主流隔离技术。新型化学材料二氧化铈研磨液的出现推动了STI CMP(Chemical Mechanical Planarization,化学机械研磨)工艺的发展,其性能稳定,对氧化硅、氮化硅有很高的选择比,使用者可以根据工艺的需要将二氧化铈研磨液和普通研磨液搭配使用,达到优化制程降低成本的目的。CMP过程中也会产生一些特有缺陷,如划伤,颗粒,研磨液残留等,典型的碟形缺陷对器件造成的影响很大,尤其是到90nm以下工艺对碟形化的要求非常严格,而划伤对硅片的可靠性有可能造成影响,都是CMP过程中应尽量避免的。CMP是一种全局平坦化技术,影响平坦化效果的机械参数有很多,如研磨头转速,研磨头压力,抛光垫的物理化学性质,抛光液的流量等,通过工艺参数的调节,能够实现很好的硅片内研磨均匀度。STI CMP对片内研磨均匀度要求很高,研磨不均匀会导致氮化硅残留,从而影响后续制程和成品率。本文针对STI CMP制程中的上述问题,以一个90nm制程为主要的研究主体,分析总结了生产中遇到的主要问题,设计实验收集了大量的数据并提出改进方案,取得了一定的成果,主要内容为:1.在相同制程上,对比二氧化铈研磨液和二氧化硅研磨液的研磨效果,包括研磨速率和碟形化缺陷,在试验数据的基础上总结出了基准制程,可以作为新产品制程研发的参考。2.在新产品制程开发过程中,比较了基于时间的研磨方式和终点方式,对两种方式的工艺控制要点进行了研究,优化了90nm STI CMP研磨方式。3.研究了一个产品上微划伤缺陷的问题,经分析并验证二氧化铈研磨液步骤研磨时间长会产生更多结晶造成划伤,通过优化制程中各个步骤的时间分配,成功的减少了微划伤对成品率的影响。4.研究AMAT 300MM Reflection研磨头的压力控制效果,调节研磨头压力的分布可以达到控制研磨后形貌的目的,实现更好的平坦化,在此基础上,研究了产品上边缘氮化硅的残留问题,应用研磨头的压力控制原理,改善硅片边缘的研磨速率可以减少氮化硅的残留。(本文来源于《电子科技大学》期刊2014-03-01）
唐飞[3]（2011）在《浅沟槽隔离（STI）刻蚀工艺条件优化》一文中研究指出浅沟槽隔离技术是一种新的MOS集成电路隔离方法,它可以在全平坦的条件下消除局部氧化(LOCOS)技术的“鸟嘴”缺陷,绝缘层可以更厚,可以减少电极间的漏电流和承受更大的击穿电压。目前己经成为0.25um以下集成电路的生产过程中的标准器件隔离技术。浅沟槽隔离工艺首先利用各向异性的干法刻蚀工艺在隔离区刻蚀出深度较浅的沟槽,再使用CVD工艺进行氧化物填充,随之使用CMP工艺除去多余的氧化层,达到在硅片上形成沟槽氧化物隔离的目的。本实验的目的是在原有的0.18um的工艺条件下,将产品所有的尺寸等比缩小0.9倍,即将0.18微米工艺流程变成了0.16微米工艺流程。因为整个工艺膜层的结构不变,但需要改变了STI开口的大小,这将对这个刻蚀工艺条件在量产产品上的可靠性及通用性进行考验,由于STI开口角度的参数不变,所以我们将在设备的基本工艺条件的基础上结合经验及实验结果对工艺条件进行优化。实验的结果说明02流量的调整将对STI开口角度的调整起到非常关键的作用,通过对Si刻蚀步骤的时间调整可以很好的控制沟槽深度。工艺配方调整后,我们得到了符合产品要求的STI剖面,并且硅片面内不同单元的均一性很好,然后我们通过试生产试验片的方法检验了产品的良率及击穿电压,并使新的工艺条件得以在大批量生产的产品中成功应用。(本文来源于《复旦大学》期刊2011-09-21）
陈文兰,孙晓红,胡善文,陈强,高怀[4]（2011）在《阶梯浅沟槽隔离结构LDMOS耐压机理的研究》一文中研究指出提出了一种具有阶梯浅沟槽隔离结构的LDMOS.阶梯浅沟槽结构增加了漂移区的有效长度,改善了表面电场及电流的分布,从而提高了器件的击穿电压.借助器件模拟软件Silvaco对沟槽深度、栅长及掺杂浓度等工艺参数进行了优化设计.结果表明,在保证器件面积不变的条件下,新结构较单层浅沟槽隔离结构LDMOS击穿电压提升36%以上,而导通电阻降低14%.(本文来源于《微电子学与计算机》期刊2011年02期）
刘光春[5]（2009）在《论90nm以下浅沟槽隔离工艺的实现》一文中研究指出在现代集成电路制造中,一般采用浅沟槽隔离技术来实现有源器件的隔离。然而随着器件尺寸的缩小,对浅沟槽隔离的无缝隙填充成为隔离技术中的难点之一。本论文主要介绍一种基于O3／TEOS在半大气压下应用化学气相淀积的工艺生长方法来生成SiO2薄膜,并应用在90nm以下浅沟槽隔离的填充。其中着重描述了反应腔对反应温度,反应压力和气体流量的控制方法,以及测量设备对淀积薄膜性能的测量原理。然后通过设计实验,研究了反应剂浓度,反应温度,反应压力等各反应条件对介质薄膜的影响,以及不同反应条件下淀积形貌的特点。最后根据实验结果,得到最优组合,对90m浅沟槽进行无缝隙填充。(本文来源于《复旦大学》期刊2009-09-13）
吴连勇[6]（2009）在《浅沟槽隔离（STI）刻蚀工艺条件研究》一文中研究指出浅沟隔离是目前大规模集成电路制造中用于器件隔离的主要方法。本文研究了0.18微米浅沟槽隔离技术(STI)中的刻蚀工艺。本文通过对各种工艺参数的选择,解决了浅沟槽隔离(STI)刻蚀深度,刻蚀角度以及刻蚀均一性问题。本文通过改变刻蚀速率来控制浅沟槽隔离(STI)的刻蚀深度并通过增加O_2的含量解决了刻蚀角度过于垂直的问题。本文在解决和优化浅沟道隔离的工艺难点后,获得的隔离结构的性能完全达到了0.18um逻辑器件技术大规模量产的要求。(本文来源于《复旦大学》期刊2009-02-22）
马琳[7]（2008）在《浅沟槽隔离工艺的薄膜沉积》一文中研究指出随着半导体集成电路技术的不断发展,要求在有限的晶圆表面做尽可能多的器件,晶圆表面的面积变得越来越紧张,器件之间的空间也越来越小,因此对器件的隔离工艺要求越来越高。浅沟槽隔离工艺正好满足了这一要求。本论文简述了半导体集成电路工艺及其工艺中的器件隔离技术,重点研究浅沟槽隔离工艺。并从薄膜的沉积原理着手,结合化学气相沉积工艺原理,研究利用高密度等离子体化学气相沉积工艺制作的浅沟槽隔离薄膜。经过对利用高密度等离子体化学气相沉积工艺制作的浅沟槽隔离薄膜的各项工艺参数的研究及相关实验数据分析,了解了硅烷、氧气、氩气、反应时晶圆的温度、反应室的压力、等离子体电场等工艺参数对薄膜沉积的影响。经过改变其中某个工艺参数并观察其对浅沟槽填充能力的影响的实验,得出实验数据,并利用数据分析得出能很好的填充浅沟槽的薄膜的工艺参数配比,并将其应用于实际的产品生产过程。通过实验,得出了以下结论:在氧气过量的条件下硅烷的气体流量与沉积速率成正比例关系;化学反应时反应室的压力与沉积速率成反比例关系;自偏压射频能量与溅射速率成正比例关系;沉积速率与溅射速率的比率与薄膜的填洞能力成正比例关系。但是当沟槽的深宽比大于3.0时,沟槽将很难被填满,通常会存在孔洞。经过实验,我们发现根据沟槽的形状可以分成两个不同深宽比的区域,针对相应的区域采用不同的沉积速率与溅射速率的比率的方法,可以将沟槽很好的填满,这样就改进了现有工艺,提高了其薄膜的填洞能力。(本文来源于《天津大学》期刊2008-12-01）
[8]（2008）在《罗门哈斯推出下一代VISIONPAD~(TM)浅沟槽隔离工艺研磨垫》一文中研究指出中国上海-2008年1月30日—在全球半导体行业化学机械研磨(CMP)技术及创新方面处于领先地位的罗门哈斯公司电子材料CMP技(本文来源于《国外塑料》期刊2008年02期）
王倩,毛陆虹,梁惠来,张世林,郭维廉[9]（2007）在《带浅沟槽隔离的双光电二极管电路模型研究》一文中研究指出通过器件模拟并结合实验结果,在已有PIN(Positive intrinsic negative)和DPD(Double photo-diodes)探测器电路模型基础之上,对带浅沟槽隔离(STI)准PIN结构的DPD探测器电路模型进行了探讨。模拟了由深N阱和浅沟槽给DPD带来的性能上的改变,同时结合实验结果,从响应电流和探测器的等效串联电阻两方面对电路模型进行了修正,得到了符合该器件的较准确电路模型。(本文来源于《固体电子学研究与进展》期刊2007年03期）
[10]（2006）在《中国浅沟槽隔离技术的专利调查分析》一文中研究指出中国半导体企业目前对于如何借鉴、应用现有专利技术来节约研发成本、缩短研发周期、避免专利侵权等问题还没有很深刻的认识。为了让更多企业能够借鉴已公开的专利技术,了解行业核心技术和其他企业的技术部署,北京市集佳律师事务所上海分所,对浅沟槽隔离技术(STI)中国专利申请进行了调研、分析。(全文见 www.sjchinamag.com)(本文来源于《集成电路应用》期刊2006年09期）
浅沟槽隔离论文开题报告
（1）论文研究背景及目的
此处内容要求：
首先简单简介论文所研究问题的基本概念和背景，再而简单明了地指出论文所要研究解决的具体问题，并提出你的论文准备的观点或解决方法。
写法范例：
浅沟槽隔离技术(Shallow Trench Isolation,STI)以突出的隔离性能,平坦的表面形貌,良好的锁定性能以及几乎没有场侵蚀,已经成为深亚微米后的主流隔离技术。新型化学材料二氧化铈研磨液的出现推动了STI CMP(Chemical Mechanical Planarization,化学机械研磨)工艺的发展,其性能稳定,对氧化硅、氮化硅有很高的选择比,使用者可以根据工艺的需要将二氧化铈研磨液和普通研磨液搭配使用,达到优化制程降低成本的目的。CMP过程中也会产生一些特有缺陷,如划伤,颗粒,研磨液残留等,典型的碟形缺陷对器件造成的影响很大,尤其是到90nm以下工艺对碟形化的要求非常严格,而划伤对硅片的可靠性有可能造成影响,都是CMP过程中应尽量避免的。CMP是一种全局平坦化技术,影响平坦化效果的机械参数有很多,如研磨头转速,研磨头压力,抛光垫的物理化学性质,抛光液的流量等,通过工艺参数的调节,能够实现很好的硅片内研磨均匀度。STI CMP对片内研磨均匀度要求很高,研磨不均匀会导致氮化硅残留,从而影响后续制程和成品率。本文针对STI CMP制程中的上述问题,以一个90nm制程为主要的研究主体,分析总结了生产中遇到的主要问题,设计实验收集了大量的数据并提出改进方案,取得了一定的成果,主要内容为:1.在相同制程上,对比二氧化铈研磨液和二氧化硅研磨液的研磨效果,包括研磨速率和碟形化缺陷,在试验数据的基础上总结出了基准制程,可以作为新产品制程研发的参考。2.在新产品制程开发过程中,比较了基于时间的研磨方式和终点方式,对两种方式的工艺控制要点进行了研究,优化了90nm STI CMP研磨方式。3.研究了一个产品上微划伤缺陷的问题,经分析并验证二氧化铈研磨液步骤研磨时间长会产生更多结晶造成划伤,通过优化制程中各个步骤的时间分配,成功的减少了微划伤对成品率的影响。4.研究AMAT 300MM Reflection研磨头的压力控制效果,调节研磨头压力的分布可以达到控制研磨后形貌的目的,实现更好的平坦化,在此基础上,研究了产品上边缘氮化硅的残留问题,应用研磨头的压力控制原理,改善硅片边缘的研磨速率可以减少氮化硅的残留。
（2）本文研究方法
调查法：该方法是有目的、有系统的搜集有关研究对象的具体信息。
观察法：用自己的感官和辅助工具直接观察研究对象从而得到有关信息。
实验法：通过主支变革、控制研究对象来发现与确认事物间的因果关系。
文献研究法：通过调查文献来获得资料，从而全面的、正确的了解掌握研究方法。
实证研究法：依据现有的科学理论和实践的需要提出设计。
定性分析法：对研究对象进行“质”的方面的研究，这个方法需要计算的数据较少。
定量分析法：通过具体的数字，使人们对研究对象的认识进一步精确化。
跨学科研究法：运用多学科的理论、方法和成果从整体上对某一课题进行研究。
功能分析法：这是社会科学用来分析社会现象的一种方法，从某一功能出发研究多个方面的影响。
模拟法：通过创设一个与原型相似的模型来间接研究原型某种特性的一种形容方法。
浅沟槽隔离论文参考文献
[1].张海峰,刘芳,陈燕宁,原义栋,付振.浅沟槽隔离对MOSFET电学特性的影响[J].电子与封装.2019
[2].孙文超.90nm浅沟槽隔离平坦化工艺的研究与改进[D].电子科技大学.2014
[3].唐飞.浅沟槽隔离（STI）刻蚀工艺条件优化[D].复旦大学.2011
[4].陈文兰,孙晓红,胡善文,陈强,高怀.阶梯浅沟槽隔离结构LDMOS耐压机理的研究[J].微电子学与计算机.2011
[5].刘光春.论90nm以下浅沟槽隔离工艺的实现[D].复旦大学.2009
[6].吴连勇.浅沟槽隔离（STI）刻蚀工艺条件研究[D].复旦大学.2009
[7].马琳.浅沟槽隔离工艺的薄膜沉积[D].天津大学.2008
[8]..罗门哈斯推出下一代VISIONPAD~(TM)浅沟槽隔离工艺研磨垫[J].国外塑料.2008
[9].王倩,毛陆虹,梁惠来,张世林,郭维廉.带浅沟槽隔离的双光电二极管电路模型研究[J].固体电子学研究与进展.2007
[10]..中国浅沟槽隔离技术的专利调查分析[J].集成电路应用.2006