导读:本文包含了频率分频器论文开题报告文献综述及选题提纲参考文献，主要关键词:频率综合器,硅基,高速2分频器,自谐振频率
频率分频器论文文献综述
阎述昱[1]（2018）在《应用于超宽带毫米波频率源的40GHz分频器研究与设计》一文中研究指出近年来,随着人们对高质量、大数据容量通信需求的提高和5G时代的到来,应用于Ku、K和Ka波段的通信技术成为了业界研究的热点。在射频收发机系统中,锁相环(Phase Locked Loop,PLL)频率综合器是最为关键的模块之一,它为收发机提供频率精确、稳定度高的本地振荡信号,其性能的优劣对整个无线通信系统产生直接的影响。分频器电路是PLL最重要的子模块之一,它工作于PLL频率综合器的最高工作频率,设计难度大,因而设计低功耗、高速、可编程输出频率的分频器具有重大意义。本文基于130nm SiGe BiCMOS工艺设计24~40GHz 2分频器和12~20GHz 8/9双模分频器。2分频器采用工作频率范围宽、灵敏度高的触发器与逻辑门组合结构,其中触发器采用电流模逻辑(Current Mode Logic,CML)结构,通过优化自谐振频率等方式确定分频器电路中器件的参数。8/9双模分频器采用先同步4/5分频,再异步2分频的架构,通过数字电路逻辑分析得到一种最优的8/9双模分频器逻辑电路,可以保证较短的延时,提高分频器工作速度。采用内嵌逻辑门技术、主从触发器非对称技术、输出电压摆幅优化技术和分离负载技术来提高触发器的工作速度。4/5分频与异步2分频通过驱动能力较强的射极跟随器缓冲器连接。8/9双模分频器输出端缓冲器由叁级自偏置反相器构成。分别给出了高速2分频器和8/9双模分频器的版图,通过布局和布线两个方面讨论了分频器版图设计的关键点。高速2分频器的后仿真结果表明:在tt工艺角,-55~125℃,3.3V电源供电,输入时钟信号0dBm条件下,工作频率范围为15~46GHz;在24~40GHz输入频率范围内,相位噪声低于-125.78dBc/Hz@1kHz和-147.42dBc/Hz@1MHz;平均工作电流低于4.0mA;芯片面积为490×440μm~2。8/9双模分频器路场混合仿真结果表明:在tt工艺角,-55~125℃,3.3V电源供电,输入时钟信号0dBm条件下,工作频率范围为10~25GHz,相位噪声低于-135.39dBc/Hz@1kHz和-156.17dBc/Hz@1MHz;平均工作电流低于18.73mA;芯片面积为490×590μm~2,各项指标均满足设计指标要求。本文设计的高速2分频器和8/9双模分频器可应用于“超宽带毫米波频率源”项目中,略做调整也可以应用于其它毫米波频率综合器中。(本文来源于《东南大学》期刊2018-06-01）
史鹏鹏[2]（2018）在《多模多标准CMOS锁相环频率综合器中小数分频器的设计》一文中研究指出随着无线通信技术的快速发展和通信设备的升级换代,多模多标准的无线通信系统开始极具应用前景与现实需求,因此多模多标准射频收发机的设计也迅速成为研究人员关注的热点。作为射频收发机中的关键模块,频率综合器能够为发射机和接收机提供稳定的本振信号,因此其性能优劣将直接影响整个射频收发机的性能。本课题将研究并设计频率综合器中的关键模块小数分频器。本文首先介绍小数频率综合器的基本理论与系统结构,剖析了各个子模块的结构与其线性化模型,然后推导了锁相环频率综合器系统的传递函数,并深入研究了环路的稳定性与相位噪声模型。本课题中小数分频器主要由叁个子模块组成,分别为高速二分频器、0.5步进可编程分频器和Δ-Σ调制器。本设计中高速二分频器采用源级耦合形式的触发器实现,能够工作在1GHz~8GHz的频率范围内,同时将VCO的输出信号进行二分频从而得到四相正交信号。0.5步进可编程分频器由相位切换电路与整数可编程分频器组成,其中相位切换电路能够实现0.5步进,能够有效降低电路中的量化噪声。整数可编程分频器采用5级2/3分频器级联而成,并且加入逻辑门以扩展其分频比,实际结构可以实现4~63的分频比范围。Δ-Σ调制器模块则采用半定制的方法实现,采用了一种新型的HJ-MASH 1-1-1结构,该结构不仅有效增加了输出序列长度以及具备良好的杂散抑制效果,而且具有较高的结构稳定性。本课题中的小数分频器是基于TSMC 0.18μm RF CMOS工艺进行设计,包含焊盘的整体版图面积为1.10 mm×0.54 mm,后仿真结果表明:在最差情况下,小数分频器在0.4 GHz~8.3 GHz频率范围内能够正常分频,整体电路分频比范围为32~504,总电流为9.20mA,满足课题的设计指标要求。(本文来源于《东南大学》期刊2018-05-28）
朱艳霞[3]（2018）在《频率综合器中分频器的研究》一文中研究指出频率综合器主要用于产生电子系统所需要的各种形式的高精度、高稳定度的频率信号,目前广泛应用于通信、雷达、测试等设备中,是这些设备的关键器件。频率综合器通常包括五个部分:鉴相器、电荷汞、环路滤波器、压控振荡器、分频器。其中分频器位于频率综合器的反馈支路上,它工作在最高频率下,它的功耗是频率综合器整个系统功耗的最大来源之一,其性能对频率综合器的性能有着决定性的作用。论文在分析了国内外分频器基本结构的基础上,采用了MOS电流模逻辑(Mos Current Mode Logic,MCML)电路作为分频器电路的基础结构。论文对MCML基本逻辑单元进行了优化设计,利用优化后的基本逻辑单元电路设计了由4/5分频的同步分频器和4分频的异步分频器链构成的16/17双模前置分频器。通过分析单独设计逻辑门所带来寄生电容的影响,为了降低速度的损失,对锁存器(Latch)进行一定的改进。借鉴真单相时钟(TSPC)电路及源级耦合(SCL)电路的经验,将逻辑“或”门集成在锁存器中,并将其应用于整个双模前置分频器中,该设计不仅减少了管子的数量,提高了分频器的速度,也减小了芯片面积,还降低了系统的噪声及功耗。仿真结果表明,采用这种集成“或”门的D触发器,速度提高了20%~30%。论文基于SMIC 0.13μm标准CMOS工艺,在电源电压为1.2 V,尾电流Iss为50μA,输出电压摆幅为0.5 V,输入信号为500 MHz,时钟信号为1 GHz下,利用cadence仿真。结果表明,电路功能正确,且16/17双模前置分频器的最高工作频率达到20 GHz,功耗仅为0.66mW。最后从器件的匹配性、天线效应、以及减少衬底噪声的角度考虑,对双模前置分频器电路进行版图设计。(本文来源于《贵州大学》期刊2018-05-01）
杨靖文[4]（2018）在《应用于超宽带毫米波频率源的12-20GHz 8/9双模分频器设计》一文中研究指出频率综合器是射频无线收发机中的关键模块,可以为不同标准的无线收发机提供稳定、可编程、低噪声的本地振荡信号。在基于锁相环结构的频率综合器中,可编程分频器是其中的一个重要模块,它是频率综合器能提供多个高精度频率信号并同时实现高频率低功耗工作的关键。而双模分频器作为实现可编程分频的关键模块,设计难度大且其性能决定了整个可编程分频器的性能,因此对双模分频器的研究具有重要的理论意义和工程应用价值。本文基于0.13μm SiGe BiCMOS工艺设计了一个应用于超宽带毫米波频率源的12-20GHz 8/9双模分频器。它由同步4/5分频器、二分频器以及缓冲器构成,其中同步4/5分频器的触发器单元采用嵌入或门的源极耦合结构,提高了电路的工作频率;二分频器由源极耦合结构触发器首尾相连构成,进一步缩短了环路延时;缓冲器采用射级跟随结构以驱动后级和负载。论文给出了8/9双模分频器的电路设计、前仿真、版图设计和路场混合后仿真。路场混合后仿真结果表明:将电源电压设置为3.3V,在27℃、TT工艺角下,8/9双模分频器工作频率范围为10-21GHz,1MHz处的相位噪声在八分频和九分频时分别为-148.222dBc/Hz和-149.065dBc/Hz,工作电流为22.13mA,灵敏度优于232mV,均满足设计指标要求。版图总面积为660×720μm2。本文设计的12-20GHz 8/9双模分频器功能正确,路场混合后仿真结果满足指标要求,可应用于超宽带毫米波频率源芯片中。(本文来源于《东南大学》期刊2018-04-01）
乐鹏飞[5]（2018）在《应用于超宽带毫米波频率源的24-40GHz二分频器设计》一文中研究指出频率合成器是射频收发机的重要组成部件,其作用是为收发机提供高稳定度、低相位噪声、有足够驱动能力的本地振荡信号。在基于电荷泵锁相环的毫米波频率合成器中,由于可编程分频器的工作频率受限,系统通常使用固定分频比的分频器(比如,二分频)将压控振荡器的输出信号进行分频后再做进一步处理。本文简要论述了电荷泵频率合成器的结构、线性化模型及噪声模型,确定了分频器对环路噪声性能的影响。在此基础上,总结和比较了目前在毫米波频段广泛采用的注入锁定式、再生式、数字式分频器的原理、结构以及性能优劣。由系统对分频器的指标要求可知,宽工作温度范围、宽频率范围与低相位噪声特性是主要的设计目标。在结合文献调研的基础上,最终确定了以高工作频率、大带宽、低相位噪声为特点的再生式分频器作为主要研究方向。在保证电路良好的高频性能的前提下,本文对传统再生式分频器的电路结构做了一定的简化与改进:为了尽量减小芯片面积,去除了跨阻放大器和峰化电感;为了达到良好的低频性能,混频器负载节点并联电容。本文对吉尔伯特双平衡混频器的传输特性以及频率响应特性进行了详细分析,并在0.13μm SiGe BiCMOS工艺下完成了一款再生式二分频电路的设计、前仿真、版图设计、后仿真、电磁场混合后仿真以及测试方案的制定。电磁场混合后仿真结果如下:在仿真结果最差条件(SS工艺角,125℃)下,分频范围为20~50GHz,相位噪声性能为-125.0dBc/Hz@1kHz、-142.7dBc/Hz@1MHz,工作电流为43.7mA。电磁场混合仿真结果表明,该设计满足指标要求,并保留了一定的设计余量。本文设计的宽带高速二分频器电路已应用于超宽带毫米波频率源芯片中。(本文来源于《东南大学》期刊2018-04-01）
雷雪梅,王志功,沈连丰,王科平[6]（2014）在《DRM/DAB/AM/FM频率综合器中吞吐脉冲分频器的设计》一文中研究指出为使DRM/DAB/AM/FM频率综合器具有良好性能,本文设计了一种高速大分频比低功耗吞吐脉冲分频器.此吞吐脉冲分频器由32/33双模预分频器(dual-modulus prescaler,DMP)、5位吞吐计数器和11位可编程分频器及时序控制电路构成.此吞吐脉冲分频器内部的不同模块分别采用SCL、TSPC、CMOS静态触发器及可置位的CMOS静态触发器等多种触发器结构优化,使此吞吐脉冲分频器具有高速、大分频比和低功耗的特点.此吞吐脉冲分频器应用中芯国际SMIC 0.18μm RF CMOS工艺流片,芯片核心面积为270μm×110μm.测试结果显示,在1.8 V工作电压的条件下,此吞吐脉冲分频器的最高工作频率为3.4 GHz,工作频率范围为0.9~3.4 GHz.在输入信号频率为3.4 GHz,分频比为45695时,功耗为3.2 mW.实验结果表明,此吞吐脉冲分频器完全满足DRM/DAB/AM/FM频率综合器的要求.(本文来源于《哈尔滨工业大学学报》期刊2014年03期）
万熊熊[7]（2012）在《宽带分数分频频率综合器中电荷泵和分频器设计》一文中研究指出本论文围绕△Σ分数分频频率综合器的设计展开,主要包括鉴频鉴相器、电荷泵、分频器以及I/Q分频器等电路模块的设计。该频率综合器应用于一款CMOS全集成直接变频结构的数字电视调谐器芯片。为了把VHF、UHF频段上的数字电视信号下变频到零中频,需要其提供48～869MHz的正交本振信号。因此,该频率综合器对频率范围及信噪比有着较高要求,这也给电路的设计带来了诸多挑战。首先,论文对频率综合器做了概述,介绍了基于锁相环的分数分频频率综合器的几个关键性能指标,并且总结了频率综合器的设计流程。这对具体电路的设计具有指导意义。其次,论文详细讨论了频率综合器中几个模块的设计。针对电荷泵型鉴频鉴相器的非线性特性,本文提出了一种降低非线性的技术,来减小鉴频鉴相器和电荷泵对带内噪声的贡献。针对全差分电荷泵复杂的电路结构,本文采用源端开关型电荷泵单元,从而简化了电路,并且使得电荷泵上下电流的调节来得更为简单。在I/Q分频器的设计中,本文采用CML结构的除二分频器来满足电路对正交匹配特性的较高要求,并且通过引入一个对输入信号放大整形的电路,很好地解决了困扰电路的灵敏度问题。最后,给出了相应电路模块的版图以及仿真结果,验证了电路功能的正确性。本文参与设计的频率综合器在TSMC的0.18μm的工艺下成功流片,频率范围覆盖0.8GHz～1.8GHz,总的芯片面积为0.9mm×0.9mm。其中鉴频鉴相器和电荷泵的功耗为1.4mA,4/5预分频器的功耗为1.2mA,I/Q分频器的功耗为4～6mA。环路滤波器的带宽为75kHz。I/Q分频器的正交相位误差小于0.5。带内相位噪声低于一100dBc/Hz.锁定时间小于30μs。(本文来源于《复旦大学》期刊2012-04-30）
刘宝宝[8]（2012）在《Sigma-Delta小数频率综合器中小数分频器研究与设计》一文中研究指出频率综合器为无线通信系统提供高精度的本振信号，由于Σ-Δ小数频率综合器在相位噪声、锁定时间和低信道间隔等方面的优势，成为目前使用的主流，而这些优势则主要得益于小数分频器。小数分频器是连接锁相环频率综合器高频和低频部分的“桥梁”，提供可编程、连续变化的分频比，是实现高频低功耗的关键和前提。本文就适用于Σ-Δ小数频率综合器中的小数分频器展开了研究，取得以下成果：1.针对环路参数计算的重要性和复杂性，提出了一种新型计算环路滤波器参数的工程方法，并给出了matlab程序。2.针对现有文献大多关注于Σ-Δ调制器的原理，而忽略其工程实现的情况，设计并重点阐述了三阶MASH1-1-1调制器的实现过程，尤其是20bit超前进位加法器的设计。3.关于可编程分频器，设计了异步清零和同步置数两种PS计数器，通过仿真，分析了基于异步清零PS计数器的可编程分频器存在“冒险竞争”，不能应用于Σ-Δ小数频率综合器中。4.针对Σ-Δ调制器和可编程分频器的连接问题，设计了相应的接口电路。采用0.35μm1P5M CMOS工艺实现了小数分频器电路，版图面积为600μm×330μm，后仿最高输入频率为2.1GHz，可实现80~107连续分频。(本文来源于《华侨大学》期刊2012-04-07）
詹海挺,孙玲玲,高海军[9]（2011）在《应用于频率综合器的多模分频器设计》一文中研究指出该文给出了应用于频率合成器的多模分频器实现,电路采用了中芯国际65nm工艺,工作电压为1.2V。整个分频电路是基于源耦合结构实现的2/3双模分频器,可实现的分频模数范围为128-1 023。仿真结果表明,在输入差分正弦电压峰峰值大于400mV的情况下能对600MHz-4GHz频率范围内的信号实现分频。(本文来源于《杭州电子科技大学学报》期刊2011年06期）
黄兆磊[10]（2011）在《频率综合器中分频器的研究与设计》一文中研究指出在无线通信应用中,频率综合器为射频收发机提供高精度的本振信号。分频器是频率综合器中一个非常关键的模块。它关系着频率综合器能够实现的最高速度和能够实现的工作频率范围。在数字电视调谐器等多标准应用中,可以用分频器扩展频率综合器的频率范围,同时产生正交信号。本论文研究的主要内容是分频器在频率综合器中的应用,并重点设计了一个宽频率范围的正交分频器。论文首先介绍了频率综合器的理论知识,研究了分频器在其中的应用,全面总结和分析了各种分频器的结构和工作原理,比较了它们的优缺点。其次,全面分析了Pulse-Swallow型多模可编程分频器。提出了异步4/4.5双模预分频器结构,具有较小的晶体管数目,能够降低功耗和节省面积。提出一种新型的S计数器结构,可以很好的与检测“2”结束状态的P计数器配合,实现较高的速度。再次,针对数字电视调谐器应用,利用SMIC 0.18μm工艺设计了一款正交分频器,能够实现50-860MHz的正交信号。通过对分频器逻辑结构的改进,减少了接收机所需要的混频器个数,从而节省芯片面积和减小功耗。最后,给出了正交分频器的测试结果。芯片核心部分的面积为390μmx350μm,消耗的最大电流为6mA。测试表明,该分频器正确实现了分频功能,性能指标达到了设计要求。当输出750MHz信号时,测得的正交相位精度是1.14度。与频率综合器的级联测试表明,每经过一次除2,相位噪声性能提高大约6dB。(本文来源于《复旦大学》期刊2011-05-20）
频率分频器论文开题报告
（1）论文研究背景及目的
此处内容要求：
首先简单简介论文所研究问题的基本概念和背景，再而简单明了地指出论文所要研究解决的具体问题，并提出你的论文准备的观点或解决方法。
写法范例：
随着无线通信技术的快速发展和通信设备的升级换代,多模多标准的无线通信系统开始极具应用前景与现实需求,因此多模多标准射频收发机的设计也迅速成为研究人员关注的热点。作为射频收发机中的关键模块,频率综合器能够为发射机和接收机提供稳定的本振信号,因此其性能优劣将直接影响整个射频收发机的性能。本课题将研究并设计频率综合器中的关键模块小数分频器。本文首先介绍小数频率综合器的基本理论与系统结构,剖析了各个子模块的结构与其线性化模型,然后推导了锁相环频率综合器系统的传递函数,并深入研究了环路的稳定性与相位噪声模型。本课题中小数分频器主要由叁个子模块组成,分别为高速二分频器、0.5步进可编程分频器和Δ-Σ调制器。本设计中高速二分频器采用源级耦合形式的触发器实现,能够工作在1GHz~8GHz的频率范围内,同时将VCO的输出信号进行二分频从而得到四相正交信号。0.5步进可编程分频器由相位切换电路与整数可编程分频器组成,其中相位切换电路能够实现0.5步进,能够有效降低电路中的量化噪声。整数可编程分频器采用5级2/3分频器级联而成,并且加入逻辑门以扩展其分频比,实际结构可以实现4~63的分频比范围。Δ-Σ调制器模块则采用半定制的方法实现,采用了一种新型的HJ-MASH 1-1-1结构,该结构不仅有效增加了输出序列长度以及具备良好的杂散抑制效果,而且具有较高的结构稳定性。本课题中的小数分频器是基于TSMC 0.18μm RF CMOS工艺进行设计,包含焊盘的整体版图面积为1.10 mm×0.54 mm,后仿真结果表明:在最差情况下,小数分频器在0.4 GHz~8.3 GHz频率范围内能够正常分频,整体电路分频比范围为32~504,总电流为9.20mA,满足课题的设计指标要求。
（2）本文研究方法
调查法：该方法是有目的、有系统的搜集有关研究对象的具体信息。
观察法：用自己的感官和辅助工具直接观察研究对象从而得到有关信息。
实验法：通过主支变革、控制研究对象来发现与确认事物间的因果关系。
文献研究法：通过调查文献来获得资料，从而全面的、正确的了解掌握研究方法。
实证研究法：依据现有的科学理论和实践的需要提出设计。
定性分析法：对研究对象进行“质”的方面的研究，这个方法需要计算的数据较少。
定量分析法：通过具体的数字，使人们对研究对象的认识进一步精确化。
跨学科研究法：运用多学科的理论、方法和成果从整体上对某一课题进行研究。
功能分析法：这是社会科学用来分析社会现象的一种方法，从某一功能出发研究多个方面的影响。
模拟法：通过创设一个与原型相似的模型来间接研究原型某种特性的一种形容方法。
频率分频器论文参考文献
[1].阎述昱.应用于超宽带毫米波频率源的40GHz分频器研究与设计[D].东南大学.2018
[2].史鹏鹏.多模多标准CMOS锁相环频率综合器中小数分频器的设计[D].东南大学.2018
[3].朱艳霞.频率综合器中分频器的研究[D].贵州大学.2018
[4].杨靖文.应用于超宽带毫米波频率源的12-20GHz8/9双模分频器设计[D].东南大学.2018
[5].乐鹏飞.应用于超宽带毫米波频率源的24-40GHz二分频器设计[D].东南大学.2018
[6].雷雪梅,王志功,沈连丰,王科平.DRM/DAB/AM/FM频率综合器中吞吐脉冲分频器的设计[J].哈尔滨工业大学学报.2014
[7].万熊熊.宽带分数分频频率综合器中电荷泵和分频器设计[D].复旦大学.2012
[8].刘宝宝.Sigma-Delta小数频率综合器中小数分频器研究与设计[D].华侨大学.2012
[9].詹海挺,孙玲玲,高海军.应用于频率综合器的多模分频器设计[J].杭州电子科技大学学报.2011
[10].黄兆磊.频率综合器中分频器的研究与设计[D].复旦大学.2011