导读:本文包含了数字信号处理单元论文开题报告文献综述及选题提纲参考文献，主要关键词:Σ_ΔADC,数字抽取滤波器,信噪比,多功能数字接口
数字信号处理单元论文文献综述
冯开源[1]（2019）在《Sigma_Delta模数转换器中数字信号处理单元设计》一文中研究指出Σ_ΔADC作为ADC中的一个分支,由于其具备的高精度,低噪声等特点,已经在混合信号处理领域被广泛应用。典型的Σ_ΔADC的主要功能模块包括调制器和数字滤波器。当下国内对Σ_ΔADC的研究主要集中在提高前级调制器的性能,但国外的相关产品不仅具备面积小、功耗低的数字抽取滤波器,还集成有多功能数字接口,可以通过数字接口配置ADC芯片的功能。本文目标设计一个Σ_ΔADC的后置数字处理单元,该数字处理单元不仅具备24bit输出的数字滤波器,还拥有多功能数字串行接口,可以对输出速率、有效边沿,乃至调制器前的PGA(Pmgrammable Gain Amplifier)的增益进行调控。Σ_ΔADC的面积与功耗主要取决于数字信号处理单元中的数字滤波器,因此本课题在实现功能的同时尽量对信号处理单元进行优化,尽量减少硬件方面的代价。数字滤波器使用的是叁级级联结构,第一级采用传统递归型的CIC(Cascaded integrator-comb)滤波器,其抽取因子为了输出速率可变而在2~5、2~6到2~(12)之间可变;第二级滤波器为CIC补偿滤波器,完成补偿前级CIC滤波器通带的衰降的同时完成2倍抽取;第叁级使用FIR低通滤波器。后两级滤波器都采用了多相分解技术的高效结构,采用较低并对称的阶数结构,并通过CSD(Canonic Signed-Digit)编码优化系数。这些优化方式有效地降低了芯片的面积与功耗。数字接口采用了SPI串行接口,本课题的SPI接口具备读写功能。基于maltab的simulink工具对数字滤波器进行了行为级建模,激励信号通过代码给出,得出滤波器模型的整体通带纹波大约为0.006dB,各个抽取因子下的行为级模型的PSD符合期望值。接下来利用verilog完成RTL滤波器的建立,完成了周边的时钟模块、SPI接口、主机等模块的硬件RTL级实现,并联合仿真,系统抽取因子为128,输入采样频率为2048kHz时,仿真输出的SNR为124.7dB,与输入信号的SNR相比没有变化,最大的输出速率为16kHz。在0.35μm 5V标准CMOS工艺下,使用Design Compile对RTL级的代码进行了逻辑综合,利用SoC Encounter软件完成了芯片的版图设计,版图的面积约为3.2ⅹ3.25mm~2。接着进行了布局布线后仿真验证。当抽取因子为128时,后仿真得出的输出数据的SNR仍为124.7dB。(本文来源于《哈尔滨工业大学》期刊2019-06-01）
刘磊[2]（2019）在《低迟滞数字信号处理单元研究与设计》一文中研究指出对于现有实时电子侦查系统来说,希望侦查算法的处理时间足够短,算法实现所需的硬件开销尽量少,迫切需要探索新的设计方法和理论获得优化的实现结构。例如在实时侦查系统中常用的DFT计算单元,要求其计算结果具有尽可能小的时钟迟滞,以便系统做出快速反应。要做到这一点,必须采用并行处理结构,目前基于二进制系统的算法结构在完成256点处理时仍然需要50多个时钟周期;长点数和二维DFT、自适应滤波等典型信号处理中,对吞吐率、时钟迟滞有类似要求,因此需要全新的具有低复杂度和高速处理的计算单元进行优化设计。另一方面,在高速数字滤波器设计中,结合滤波器的并行处理结构和代数整数的高精度、低复杂度特性,可简化系统设计复杂度并提高处理速度。处理时延的减少、运算速度的增加将为诸如电子侦查这类系统带来显着的技术优势和更好的系统性能。本文结合电子对抗、实时侦查等信息处理系统的实际需求,从数字信号处理基本单元入手,以高速、低复杂度FFT和FIR典型数字信号处理单元为最终设计目标,研究这一过程所涉及的基本理论、关键技术和设计方法。本文的主要工作如下:(1)从FFT计算单元入手缩短计算迟滞,研究兼容不同点数FFT运算的优化结构,给出算法设计和工程可用的实现结构。(2)从FIR计算单元入手缩短计算迟滞,研究不同阶数不同并行度FIR运算的优化结构,给出算法设计和工程可用的实现结构。(3)基于Xilinx K7325T ffg900-2开发平台设计了以定点仿真、RTL设计与仿真、面向FPGA的硬件测试为核心的仿真演示系统对所设计的数字信号处理基本计算单元的吞吐率、计算迟滞、资源占用等进行了性能评估。本文所提出的数字信号处理单元以高吞吐和低迟滞为研究核心,关键在于乘法数量可以通过算法变换减少从而降低实现硬件复杂度。本文的关键也在于满足资源占用约束和运行速度要求下尽可能低的计算迟滞。按照200Mhz的运算速度,256点FFT计算单元迟滞时间仅为85ns,吞吐量高达12.5Gsps,64阶FIR计算单元迟滞为9个时钟、32阶FIR计算单元迟滞为5个时钟,吞吐量高达3.125Gsps。(本文来源于《电子科技大学》期刊2019-04-09）
郑欢欢[3]（2011）在《宽带雷达目标模拟器中数字信号处理单元的分析与设计》一文中研究指出采用雷达目标模拟技术来实现雷达多种性能的检测是目前国内外有关雷达信号处理研究中的一个热点问题，由于DSP技术的飞速发展，其在保证系统实时性的要求方面有着无可比拟的优势，因此将DSP作为雷达目标模拟系统中信号处理单元的关键应用模块进行研究具有一定的实际应用价值。同时由于受信号采样定理的限制，宽带信号的处理对硬件系统的要求越来越高，所以探讨一种可以缓解硬件系统压力的理论方法也是目前的一个重要课题。本文首先对宽带雷达目标模拟器中数字单元的整体框架设计进行了分析研究，然后重点针对模拟器中数字信号处理单元DSP系统进行了详细分析和模块设计，主要进行的工作有：（1）对于系统中所用的宽带雷达发射信号进行合理的压缩和解压缩，以缓解模拟器硬件系统的压力，提出了利用压缩感知理论，在DSP系统的核心器件TMS320C6416DSP上完成对雷达发射信号的压缩以及准确重构，与仅在理论上做的仿真实现相比更具有实际性。（2）利用DSP内嵌的PCI接口完成工控机与DSP间的数据传输，采用windriver作为开发PCI驱动的工具，与文献[18][19]中利用DDK和Driver Studio开发驱动相比，极大的缩短了开发周期，且传输速度达到了指标要求的100MB/s。（3）对于DSP与SDRAM间的数据传输，严格按照时序的要求对DSP的EMIF接口相关的寄存器进行合理的配置，实现传输速度为400MB/s的准确传输。（4）采用PDT方式完成SDRAM与FPGA间传输速度为200MB/s的数据通信，该方式无需DSP的参与就可以直接进行二者的数据传输，与传统方式相比缩短了一个EMIF操作。（5）为了实现DSP系统脱离仿真器运行，提出一种数据直接烧写方法，将应用程序烧写到片外flash中达到自启动的目的，摒弃了传统烧写方法中必须进行文件格式转换以及必须具有专用的烧写工具才能完成的麻烦，大大简化了烧写过程。(本文来源于《南京航空航天大学》期刊2011-12-01）
张晓飞[4]（2011）在《基于硬件乘累加器的数字信号处理单元的设计与验证》一文中研究指出数字信号处理是一种将现实中的真实信号转换为计算机可以处理的信息并且进行处理的过程。比如人们说话的声音,这就是一个连续信号,除此之外。现实生活中还有很多此类信号,比如光信号、压力信号以及温度等等,而数字信号处理器(DSP)就是基于此发展出来的,经过这些年的逐渐发展,DSP的工作频率逐渐提高,处理能力不断加强,3G时代的到来更是推动了DSP处理能力的进一步提高。而未来软件无线电技术的发展,将对DSP的性能能力提出更高的要求。目前的FPGA发展迅猛,并且在一些以前未曾占领的领域也发挥了越来越重要的作用,所以对于FPGA的性能和能力提出了更高的要求,很多高级的FPGA内部已经集成了硬件DSP的IP,用于处理需要处理的数字信号运算。本设计就是基于FPGA的内部硬件DSP IP,可以方便用户调用此DSP完成必要的功能。本文将对此DSP的设计做详细的介绍。在该硬件DSP中,采用了多级的流水线,内部采用高速的乘累加结构,其中包括两个改进型BOOTH乘法器。在对设计的验证方面,采用的是分层次验证的策略,分别采用Modelsim进行仿真并且运用Altera的FPGA开发板进行了验证,最后采用synopsys公司的DC综合软件进行了综合,并且采用Astro进行了自动地布局布线。(本文来源于《电子科技大学》期刊2011-04-01）
张嘉琛[5]（2010）在《数字信号处理芯片中的高性能算术逻辑单元设计》一文中研究指出随着集成电路设计的进步、制造技术的发展和软件开发手段的日益成熟,数字信号处理器在通信、多媒体、信息家电等领域得到了极为广泛的应用。然而,应用的飞速发展也带来了计算复杂度的提高,对数字信号处理器的性能带来了挑战。本文旨在设计高性能的算术逻辑单元,以满足应用对数字信号处理器处理能力的更高要求。本文首先完成了对当代数字信号处理器的各种电路结构的研究,并重点分析了单指令多数据流(SIMD)结构。基于该结构本文主要完成了以下工作:(1)从传统算术逻辑模块的架构出发,通过研究算术运算和逻辑运算的异同,提出了一种基于真值表的多功能逻辑单元实现方法。同时提出了一种与SIMD指令集的特点相适应的基于进位选择加法器的亚字并行进位链电路。综合以上两部分设计,本文完成了一款32位定点高性能数字信号处理器的算术逻辑单元,并对其进行了相关指令集的功能验证。为了进一步进行性能优化,本文还使用超前进位链(Carry Look-ahead Chain)对该算术逻辑单元进行优化,优化后的时序达到了运行在500MHz时钟频率下的效果,面积和功耗也较优化前有所改善。之后探讨了基于定制单元的电路设计方法,并对设计的物理实现效果进行了研究。(2)研究了基于ROM逻辑电路结构和特性,同时参照基于ROM逻辑电路的设计方法,本文对全加器单元模块进行了网表级的设计,然后对ROM模块进行了化简,探索出一种对ROM块进行化简和衡量复杂度的方法。根据该方法,文中对2位和4位的进位选择加法器(CSA)单元进行了基于ROM模块的网表级设计,并指出了ROM优化的方向。实验结果表明该设计与RTL综合设计方法的结果相比,尤其是对较复杂设计,在面积和功耗上具有明显优势。(本文来源于《上海交通大学》期刊2010-01-01）
钟子发,叶春逢,王红军[6]（2004）在《多通道数字信号处理单元硬件体系结构研究》一文中研究指出无线电监测信息的数字化变换与处理,在不同的应用场合对A/D通道数、采样速率、采样点数以及DSP硬件资源有不同的需求,因此在硬件结构上也存在显着的差异。对多通道数字信号处理单元的硬件体系结构进行了系统的分析研究,在此基础上简要介绍了一种由4通道A/D和2通道DSP协调工作的4通道数字信号处理单元。(本文来源于《无线电通信技术》期刊2004年05期）
谢玉堂,贺瑞龙,吴曼青[7]（1998）在《基于ADSP2106X的高速(雷达)数字信号处理单元的设计》一文中研究指出以雷达信号处理领域中的应用为例，介绍了基于ＡＤＳＰ２１０６×的高速处理单元的设计方法。ＡＤＳＰ２１０６×是美国ＡＤ公司生产的新一代通用数字信号处理器（ＤＳＰ）。由于其快速的指令周期，独特的哈佛总线结构，以及容量巨大的片内双口ＳＲＡＭ，使得它非常适合用于需要高速实时处理的场合。由它与可编程逻辑阵列组成的高速处理单元具有通用性强，外围器件少等特点，较好地解决了高速通用与设备量之间的矛盾。(本文来源于《电子技术应用》期刊1998年10期）
麦茂平[8]（1997）在《数字信号处理式摄像机头到控制单元的全数字信号传输系统(下)》一文中研究指出缆线长度和类型的选择 传输系统缆线长度主要有叁方面的因素来决定: ①实际使用需要的长度。根据调查统计95％演播室用的缆线长度短于300米,而野外节目制作用摄像机缆线长度在500米以(本文来源于《现代电视技术》期刊1997年04期）
麦茂平[9]（1997）在《数字信号处理式摄像机头到控制单元的全数字信号传输系统(上)》一文中研究指出本文主要讨论目前数字摄像机中机头数字信号处理(DSP)到控制单元CCU的数字信号传输问题,包括摄像机数字信号在叁同轴电缆和光纤中传输所要解决的信号格式、标准及速率变换,缆线特性对传输数字信号的影响及其解决办法,传输方案形式及有关参数选择的考虑。(本文来源于《现代电视技术》期刊1997年03期）
数字信号处理单元论文开题报告
（1）论文研究背景及目的
此处内容要求：
首先简单简介论文所研究问题的基本概念和背景，再而简单明了地指出论文所要研究解决的具体问题，并提出你的论文准备的观点或解决方法。
写法范例：
对于现有实时电子侦查系统来说,希望侦查算法的处理时间足够短,算法实现所需的硬件开销尽量少,迫切需要探索新的设计方法和理论获得优化的实现结构。例如在实时侦查系统中常用的DFT计算单元,要求其计算结果具有尽可能小的时钟迟滞,以便系统做出快速反应。要做到这一点,必须采用并行处理结构,目前基于二进制系统的算法结构在完成256点处理时仍然需要50多个时钟周期;长点数和二维DFT、自适应滤波等典型信号处理中,对吞吐率、时钟迟滞有类似要求,因此需要全新的具有低复杂度和高速处理的计算单元进行优化设计。另一方面,在高速数字滤波器设计中,结合滤波器的并行处理结构和代数整数的高精度、低复杂度特性,可简化系统设计复杂度并提高处理速度。处理时延的减少、运算速度的增加将为诸如电子侦查这类系统带来显着的技术优势和更好的系统性能。本文结合电子对抗、实时侦查等信息处理系统的实际需求,从数字信号处理基本单元入手,以高速、低复杂度FFT和FIR典型数字信号处理单元为最终设计目标,研究这一过程所涉及的基本理论、关键技术和设计方法。本文的主要工作如下:(1)从FFT计算单元入手缩短计算迟滞,研究兼容不同点数FFT运算的优化结构,给出算法设计和工程可用的实现结构。(2)从FIR计算单元入手缩短计算迟滞,研究不同阶数不同并行度FIR运算的优化结构,给出算法设计和工程可用的实现结构。(3)基于Xilinx K7325T ffg900-2开发平台设计了以定点仿真、RTL设计与仿真、面向FPGA的硬件测试为核心的仿真演示系统对所设计的数字信号处理基本计算单元的吞吐率、计算迟滞、资源占用等进行了性能评估。本文所提出的数字信号处理单元以高吞吐和低迟滞为研究核心,关键在于乘法数量可以通过算法变换减少从而降低实现硬件复杂度。本文的关键也在于满足资源占用约束和运行速度要求下尽可能低的计算迟滞。按照200Mhz的运算速度,256点FFT计算单元迟滞时间仅为85ns,吞吐量高达12.5Gsps,64阶FIR计算单元迟滞为9个时钟、32阶FIR计算单元迟滞为5个时钟,吞吐量高达3.125Gsps。
（2）本文研究方法
调查法：该方法是有目的、有系统的搜集有关研究对象的具体信息。
观察法：用自己的感官和辅助工具直接观察研究对象从而得到有关信息。
实验法：通过主支变革、控制研究对象来发现与确认事物间的因果关系。
文献研究法：通过调查文献来获得资料，从而全面的、正确的了解掌握研究方法。
实证研究法：依据现有的科学理论和实践的需要提出设计。
定性分析法：对研究对象进行“质”的方面的研究，这个方法需要计算的数据较少。
定量分析法：通过具体的数字，使人们对研究对象的认识进一步精确化。
跨学科研究法：运用多学科的理论、方法和成果从整体上对某一课题进行研究。
功能分析法：这是社会科学用来分析社会现象的一种方法，从某一功能出发研究多个方面的影响。
模拟法：通过创设一个与原型相似的模型来间接研究原型某种特性的一种形容方法。
数字信号处理单元论文参考文献
[1].冯开源.Sigma_Delta模数转换器中数字信号处理单元设计[D].哈尔滨工业大学.2019
[2].刘磊.低迟滞数字信号处理单元研究与设计[D].电子科技大学.2019
[3].郑欢欢.宽带雷达目标模拟器中数字信号处理单元的分析与设计[D].南京航空航天大学.2011
[4].张晓飞.基于硬件乘累加器的数字信号处理单元的设计与验证[D].电子科技大学.2011
[5].张嘉琛.数字信号处理芯片中的高性能算术逻辑单元设计[D].上海交通大学.2010
[6].钟子发,叶春逢,王红军.多通道数字信号处理单元硬件体系结构研究[J].无线电通信技术.2004
[7].谢玉堂,贺瑞龙,吴曼青.基于ADSP2106X的高速(雷达)数字信号处理单元的设计[J].电子技术应用.1998
[8].麦茂平.数字信号处理式摄像机头到控制单元的全数字信号传输系统(下)[J].现代电视技术.1997
[9].麦茂平.数字信号处理式摄像机头到控制单元的全数字信号传输系统(上)[J].现代电视技术.1997