导读:本文包含了高速采样保持电路论文开题报告文献综述及选题提纲参考文献，主要关键词:采样保持电路,带隙基准,增益自举,栅压自举开关
高速采样保持电路论文文献综述
王永泽[1]（2019）在《基于0.18μm CMOS工艺的高速高精度采样保持电路的研究与设计》一文中研究指出采样保持电路(Sample and Hold Circuits,S/H)是模数转换电路(Analog to Digital Converter,ADC)、信号读出电路等模拟电路中的关键模块,其性能特性直接影响整个系统的性能特性,对高速高精度采样保持电路的研究具有重要意义。本文基于SMIC 0.18μm CMOS工艺设计了一种高速高精度采样保持电路,主要工作包括以下几个方面:首先,在分析采样保持电路原理的基础上,介绍了不同结构的采样保持电路以及其性能指标。讨论采样时钟、采样开关、运算放大器等子电路的非理想效应对采样误差的影响,并作为电路设计的理论基础。其次,基于SMIC 0.18μm CMOS工艺,采用V_(EB)线性化与分段线性补偿技术设计了一种为采样保持电路提供精确参考电压的高精度带隙基准电压源电路。仿真结果表明,在-40℃至125℃的温度范围内,带隙基准电压源获得0.47ppm/℃温度系数以及低频处约为-60dB的电源抑制。第叁,结合采样保持电路对运算放大器的增益、带宽、压摆率等性能的要求,分析对比不同类型的运算放大器的性能特点,并采用增益自举(Gain Boosted)技术设计了一种适合采样保持电路的增益自举运算放大器,主要内容包括偏置电路、主运算放大器、辅助运算放大器以及共模反馈电路的设计。开展了高性能CMOS开关、栅压自举(Bootstrap)开关、两相非交迭时钟产生电路的设计,综合折衷考虑电路的功耗、采样精度、版图面积等因素,分析计算采样电容的大小。最后,基于本文所设计的子电路模块以及SMIC 0.18μm CMOS工艺,采用电容翻转型拓扑结构设计一种采样保持电路。仿真结果表明,在频率为48.4375MHz、峰-峰值为1.2V的正弦信号输入情况下,输出采样信号的无杂散动态范围约为90.16dB,信噪失真比约为76.38dB,有效位数约为12.4bit。(本文来源于《重庆邮电大学》期刊2019-06-05）
尹勇生,卫海燕,曾凤姣,周京[2]（2018）在《一种带失调校准的高速高精度采样保持电路》一文中研究指出设计了一款基于0. 18μm CMOS工艺带失调校准的高速高精度两级采样保持电路。该电路选择开环双通道时间交织的采样保持架构,提高了整体采样保持电路的速率。通过采用高精度失调校准电路、改进的级间缓冲器以及栅压自举开关等来提高采样保持电路的精度。电路仿真结果表明,在电源电压为2 V,采样时钟为1. 6 GHz,输入信号频率为382. 8 MHz,第一级和第二级保持电容分别为0. 9 f F和0. 6 f F时,该电路的无杂散动态范围(SFDR)为85. 8 d B,总谐波失真(THD)为-81. 7 dB,有效位数(ENOB)为12. 6 Bits。(本文来源于《仪表技术与传感器》期刊2018年12期）
洪喆颖,段吉海,徐卫林,韦保林[3]（2018）在《一种高速高线性度采样保持电路》一文中研究指出采用SMIC 0.18μm CMOS工艺,设计了一种应用于高速ADC的采样保持电路。运用大信号建模分析方法,针对采样保持电路中的缓冲器,引入一个PMOS管构成类Cascode结构,以消除二级效应对线性度的影响。同时,增加了一条低阈值NMOS管构成的电流通路来减小整个电路的寄生电容,进而提高缓冲器的线性度。仿真结果表明,该采样保持电路在1GHz采样频率以内均可达到9位以上的有效位数。当采样频率为500 MHz时,该电路的SFDR为79.76dB,ENOB为12.02bit,THD为-85.33dB,功耗约为26.8mW。(本文来源于《微电子学》期刊2018年02期）
刘勇聪,王建业,连振[4]（2018）在《高速ADC中具有失调对消的采样保持电路设计》一文中研究指出基于采样速率最快的全并行(Flash)ADC(Analog to Digital Converter)结构,采用UMC 0.18 um CMOS工艺,设计了一种具有失调对消的采样保持电路(Track-and-Hold Circuit)。该THC嵌入比较器的两级预放大电路之中,不仅可以简化ADC结构,还进一步提高了比较器速度。通过电路工作相位ф_1,ф_2交替变换,不同相位的失调分量等值反向,输出累加实现对比较器失调对消。最后,在2 GHz时钟频率下进行仿真,仿真结果表明,输入信号为800MHz时,具有失调对消THC的Flash ADC较传统结构的SFDR(Spurious Free Dynamic Range),SINAD(Signal to Noise And Distortion)分别提高了8.26 dB、3.14 dB,ENOB(Effective Number Of Bits)提高了0.52 bits。(本文来源于《火力与指挥控制》期刊2018年04期）
丁浩,王建业,刘伟,熊永忠[5]（2018）在《一种高速高宽带主从式采样保持电路》一文中研究指出基于0.13μm SiGe BiCMOS工艺设计并实现了一种新型高速高宽带主从式采样保持电路.该电路采用PMOS源极跟随器作输入级实现了直流耦合,使得低频、低偏置电压信号也可以被正常采样.采用Cherry-Hooper放大器将带宽提升至18GHz.通过主从式采样结构和交叉耦合电容消除了信号馈通,使用互补叁极管抵消了时钟馈通的影响,将无杂散动态范围控制在33~38dB.对比结果表明,这种设计方案在带宽方面具有较大的优势,并且具有较高的采样率.(本文来源于《西安电子科技大学学报》期刊2018年04期）
唐小丽,段吉海,徐卫林,向指航[6]（2016）在《一种高速高精度的开环CMOS采样保持电路》一文中研究指出针对开关随输入信号幅度变化而导致的非线性,提出了一种基于栅压自举开关、带辅助电容的开环采样保持电路。电路采用双电容采样来消除电荷注入效应,并使用栅压自举开关代替传统双电容结构的输入开关,降低了输入开关的导通电阻,使得导通电阻与输入信号幅度无关,提高了电路的线性度。基于SMIC 0.18μm CMOS工艺的设计仿真结果表明,在电源电压为1.8V,输入信号频率为40 MHz,采样频率为500 MHz时,改进后的电路无杂散动态范围为92.49dB,信噪比为124.29dB,有效位数达14.98位。(本文来源于《桂林电子科技大学学报》期刊2016年02期）
单刘伟[7]（2016）在《高速高精度采样保持电路的研究与设计》一文中研究指出采样保持电路(THC)位于高速模数转换器(ADC)的最前端,是高速ADC的核心模块之一。THC的作用是将外界输入的连续变化模拟信号瞬时值转换为离散信号并保持一定的时间以供后级电路进行量化和编码操作,它所能实现的精度和采样率决定了整个ADC可以达到的最高分辨率和最快转换速率,因此THC的性能对整个ADC性能的影响是决定性的。由于软件无线电、高频通信技术以及雷达等技术的推动,ADC在向着高速方向发展,这使得研究高性能THC也成为至关重要的一项工作。本文阐述了THC在高速高精度折迭插值ADC中的应用背景,分析了各种THC架构的优缺点,从速度和精度两方面讨论了THC性能提升的关切点,指明对于10位精度、1.6GSps采样率指标的折迭插值ADC,基于开环双通道时间交织结构设计的THC可以保证电路的可实现性与可靠性。本文重点分析了开环THC精度的限制因素,探讨了一些抑制电路非理想因素的办法,对模拟通路上各模块都提出了相应的线性度提升方法,比如：高线性度栅压自举开关、源极退化技术以及虚拟开关吸收电荷注入等技术。最终完成了包括高性能采样开关、输入/输出缓冲器、复位脉冲产生电路以及正／负压电荷泵在内的总体THC电路设计。引入了主控时钟技术用于缓解两个时间交织通道的采样时刻失配问题；采用带冗余结构的源跟随器设计两通道共享的输入缓冲器,使其带宽达到5.6GHz,无杂散动态范围(SFDR)超过77dB；采用全NMOS晶体管实现的全差分单级运放作为第二级缓冲器,基于共用偏置技术实现了其输出共模电压的稳定；基于高效率的交叉耦合电荷泵基本拓扑设计正压电荷泵、负压电荷泵以及复位脉冲产生电路。本文在Cadence Spectre环境下基于0.18μm CMOS工艺设计和仿真电路,采用2V单电源供电。仿真结果表明,在1.6GSps的奈奎斯特采样率下,采用相干采样,负载电容为600fF,输入800mVpp的正弦波,信号与噪声失真比(SNDR)达到72.3dB,有效位数(ENOB)超过11.7位,达到了10位1.6GSpsADC对于前端THC的性能要求。(本文来源于《合肥工业大学》期刊2016-04-10）
杨龙[8]（2016）在《16位高速流水线ADC中采样保持电路的研究与设计》一文中研究指出流水线ADC能够在实现低功耗的同时,对转换速度和精度进行合理折衷,是高速高精度ADC领域的最佳选择。采样保持电路作为流水线ADC最前端的接口,其线性度和噪声性能制约着流水线ADC所能达到的最高性能。本文采用0.18μm,1.8V电源电压CMOS工艺设计了一种适用于16位100MSPS流水线ADC的采样保持电路。本文首先介绍了采样保持电路的基本原理和电路结构,详细分析了各种非理想因素对采样保持电路各模块性能的影响。然后针对电路误差产生原因,提出了改进的电路结构。采样保持电路采用了电容翻转式结构,充分利用其噪声和带宽的优势。设计了一种双栅压自举开关,通过提高开关管的栅源电压,提高了开关的噪声性能和线性度,SFDR提高了3.6d B,有效位数提高了0.5bit。针对采样保持电路对运放增益,带宽,摆率和线性度的要求,设计了一种高性能的两级运放,其中第一级采用折迭共源共栅带增益自举结构,利用交叉耦合反馈和源级电阻反馈提高了运放的线性度。为了保证采样保持电路在正常时序下工作,设计了两相不交迭时钟。为了优化运放的功耗,本文提出了一种开关电容动态偏置技术,在保证运放良好建立特性的基础上,优化运放在采样相的功耗,使运放的整体功耗降低了36%。使用Spectre对采样保持电路进行仿真,得到采样保持电路的无杂散动态范围SFDR为105.29d B,信噪失真比SNDR为96.85d B,有效位数为15.8bit,功耗为61m W。本文在采样保持电路设计和仿真的基础上,完成了采样保持电路版图的设计,充分考虑了差分电路的匹配性设计,采用了对称分布的版图结构,对高匹配模块居中摆放,对可能引入噪声的动态偏置电路和共模反馈电路偏外放置,对敏感而关键的输入对管进行噪声隔离。版图后仿真结果表明了版图设计的合理性。最后对流片后的流水线ADC进行了测试,得到SFDR为91.9d B,SNDR为74.2d B,有效位数为12.04bit,DNL最大值为±0.3LSB,INL最大值为±2.3LSB。测试结果反映了采样保持电路良好的线性度,满足流水线ADC对采样保持电路的要求。(本文来源于《中国航天科技集团公司第一研究院》期刊2016-04-01）
刘明,徐世六,张正平,徐辉,谭智琴[9]（2014）在《一种基于CMOS工艺的高速采样保持电路的设计》一文中研究指出设计了一种基于CMOS工艺的高速采样保持电路。该电路采用了开环双路双差分结构。详细分析了引起电路非线性的原因,并采用了新的结构来提高电路的线性度。仿真结果表明,在电源电压为1.9V,输入信号频率为393.75MHz,采样率为1.6GS/s,负载为0.5pF时,该电路的无杂散动态范围(SFDR)为80.5dB,总谐波失真(THD)为-78.6dB,有效位为12.7位。该电路具有高采样率、高SFDR和较强驱动能力等优点。(本文来源于《微电子学》期刊2014年03期）
刘明[10]（2014）在《一种CMOS高速采样保持电路的设计》一文中研究指出在现代电子系统中，随着高速数字信号处理应用环境的不断增加，模数转换器(ADC)作为连接模拟世界与信号处理系统的桥梁，也必须向高速方向发展，以满足其在无线通信、数据采集和雷达等方面的应用。采样保持电路(THC)作为高速ADC的核心模块之一，位于ADC的前端，主要作用为将外界连续变化的模拟信号转化为离散信号并保持足够的时间以供后级电路进行量化编码，其精度和采样速率决定了整个ADC所能达到的最高精度和最快转换速率。因此，设计高性能的采样保持电路对于ADC来说至关重要。本论文围绕设计一款基于0.18μmCMOS工艺，采样率1.6GSPS，满足10位ADC精度要求的采样保持电路为目标，分析研究了采样保持电路设计指标与各模块电路具体参数之间的约束关系；分析了非线性对电路性能的影响，并引入源极负反馈、栅压自举开关、虚拟开关和数字失调校正电路来提高电路的线性度以满足高精度的要求；采用开环差分双通道时间交织采样结构以达到1.6GSPS的采样率，并研究了失配对时间交织结构ADC的影响，采用了输入缓冲器共享和主控时钟等措施来减小两通道间的失配；采用了一种新型的f3dB为5GHz，总谐波失真小于-88dB的源跟随器作为输入缓冲器；提出了一款单位增益、高带宽和高线性度的全差分运算放大器，并设计了反馈环路来稳定全差分运放的输出共模电平；设计了电荷泵实现复位和供电功能。电路器件主要采用深n阱NMOS管，以保证系统的精度和隔离衬底上的噪声。在Cadence环境下，基于0.18μm CMOS工艺库，电源电压1.8V，对设计的采样保持电路进行了仿真和版图设计。仿真结果表明，在输入幅度为0.6VP-P、频率为393.75MHz的正弦波，负载电容为0.5pF，采样率1.6GSPS的条件下，所设计的采样保持电路在各工艺角下SFDR>67.3dB，THD<-66.2dB，保持时间440ps，功耗约为130mW，版图面积0.69mm×0.69mm，完全满足10位1.6GSPSADC对前端采样保持电路的性能要求。(本文来源于《重庆大学》期刊2014-05-01）
高速采样保持电路论文开题报告
（1）论文研究背景及目的
此处内容要求：
首先简单简介论文所研究问题的基本概念和背景，再而简单明了地指出论文所要研究解决的具体问题，并提出你的论文准备的观点或解决方法。
写法范例：
设计了一款基于0. 18μm CMOS工艺带失调校准的高速高精度两级采样保持电路。该电路选择开环双通道时间交织的采样保持架构,提高了整体采样保持电路的速率。通过采用高精度失调校准电路、改进的级间缓冲器以及栅压自举开关等来提高采样保持电路的精度。电路仿真结果表明,在电源电压为2 V,采样时钟为1. 6 GHz,输入信号频率为382. 8 MHz,第一级和第二级保持电容分别为0. 9 f F和0. 6 f F时,该电路的无杂散动态范围(SFDR)为85. 8 d B,总谐波失真(THD)为-81. 7 dB,有效位数(ENOB)为12. 6 Bits。
（2）本文研究方法
调查法：该方法是有目的、有系统的搜集有关研究对象的具体信息。
观察法：用自己的感官和辅助工具直接观察研究对象从而得到有关信息。
实验法：通过主支变革、控制研究对象来发现与确认事物间的因果关系。
文献研究法：通过调查文献来获得资料，从而全面的、正确的了解掌握研究方法。
实证研究法：依据现有的科学理论和实践的需要提出设计。
定性分析法：对研究对象进行“质”的方面的研究，这个方法需要计算的数据较少。
定量分析法：通过具体的数字，使人们对研究对象的认识进一步精确化。
跨学科研究法：运用多学科的理论、方法和成果从整体上对某一课题进行研究。
功能分析法：这是社会科学用来分析社会现象的一种方法，从某一功能出发研究多个方面的影响。
模拟法：通过创设一个与原型相似的模型来间接研究原型某种特性的一种形容方法。
高速采样保持电路论文参考文献
[1].王永泽.基于0.18μmCMOS工艺的高速高精度采样保持电路的研究与设计[D].重庆邮电大学.2019
[2].尹勇生,卫海燕,曾凤姣,周京.一种带失调校准的高速高精度采样保持电路[J].仪表技术与传感器.2018
[3].洪喆颖,段吉海,徐卫林,韦保林.一种高速高线性度采样保持电路[J].微电子学.2018
[4].刘勇聪,王建业,连振.高速ADC中具有失调对消的采样保持电路设计[J].火力与指挥控制.2018
[5].丁浩,王建业,刘伟,熊永忠.一种高速高宽带主从式采样保持电路[J].西安电子科技大学学报.2018
[6].唐小丽,段吉海,徐卫林,向指航.一种高速高精度的开环CMOS采样保持电路[J].桂林电子科技大学学报.2016
[7].单刘伟.高速高精度采样保持电路的研究与设计[D].合肥工业大学.2016
[8].杨龙.16位高速流水线ADC中采样保持电路的研究与设计[D].中国航天科技集团公司第一研究院.2016
[9].刘明,徐世六,张正平,徐辉,谭智琴.一种基于CMOS工艺的高速采样保持电路的设计[J].微电子学.2014
[10].刘明.一种CMOS高速采样保持电路的设计[D].重庆大学.2014