导读:本文包含了直接频率合成器论文开题报告文献综述及选题提纲参考文献，主要关键词:直接频率合成器,FPGA
直接频率合成器论文文献综述
马子轩[1]（2019）在《多功能直接数字频率合成器设计》一文中研究指出本文使用QuartusII9软件对SmartSOPC试验箱中的FPGA进行编程,使FPGA实现直接数字频率合成器(DDS)的核心功能。DDS的核心器件包括分频器、频率调节预置电路、累加器、波形储存器等模块。在后期的扩展功能设计中加入了开关按键、LED数码管、测频电路、显示控制电路、波形选择电路等模块,实现了输出频率与相位可控和可视化、输出多种波形、频率可测等功能的多功能直接数字频率合成器。(本文来源于《科技创新导报》期刊2019年14期）
李永杰[2]（2019）在《高速直接数字频率合成器数字单元的设计与实现》一文中研究指出直接数字频率合成器(Direct Digital Frequency Synthesizer,DDS)作为一种新型的全数字频率合成器件,相比于模拟频率合成器具有更高的频率分辨率、更短的频率切换时间、更低的相位噪声等诸多优点,在空间通信,遥测和遥控,雷达测量,射电天文,卫星导航,无线电定位,数字通信等电子系统中扮演着重要的角色。而近年来,随着半导体工艺技术和集成电路(Integrated Circuit,IC)技术的不断发展进步,小尺寸、低功耗、高集成度是芯片发展的必然趋势。因此,目前DDS系统的研究热点也朝着超高速、低功耗和高性能的方向发展。本论文依托于“高速多通道DDS设计”项目,完成“高速直接数字频率合成器数字单元设计与实现”课题设计。为了实现高速DDS数字单元设计与实现,本论文主要分成叁部分。第一步主要分析了DDS架构中关键模块—相幅转换模块,通过对比常见4种相幅转换算法的优劣,选择改进型CORDIC算法(余四算法)作为DDS相幅转换算法。然后利用Matlab软件对余四算法进行仿真,确保余四算法正确性,为硬件实现打下了坚实的基础,另外,我们通过深入研究DDS的原理和框架,对DDS产生杂散的来源进行分析以及对目前的杂散抑制方法进行了介绍;第二步通过前期算法仿真为电路实现打下了基础,完成数字前端寄存器传输级(Register Transfer Level,RTL)代码的设计工作,在电路设计过程中,为了节约硬件资源的消耗,在电路实现上对电路结构进行了优化,且为了使DDS系统可以达到一个更高的无杂散动态范围(Spurious-free Dynamic Range,SFDR)性能,在电路设计的结构中加入了相位扰码设计和杂散对消设计,通过Modelsim软件对所设计的RTL代码进行行为级验证以通过实验室的硬件资源对电路设计进行上板测试,验证了电路设计的正确性。第叁步主要是数字电路后端设计,基于ASIC设计流程,利用TSMC 65nm CMOS工艺对前端设计的RTL代码进行逻辑综合、形式验证以及版图实现,最终完成高速DDS系统数字单元的设计工作。最终项目设计的DDS系统数字单元的无杂散动态范围低于-88dBc,满足设计指标,其面积大约为0.64mm~2,功耗504.36mW。(本文来源于《电子科技大学》期刊2019-04-10）
陈钟鹏,华玲[3]（2018）在《一种多通道直接数字频率合成器的设计》一文中研究指出基于直接数字频率合成(DDS)的原理,设计实现了四通道的直接数字频率合成器。其内部集成四路DAC,最高工作频率达到500 MHz。分析实现相位幅度转换的CORDIC算法原理并进行算法改进,降低了整体电路的功耗。(本文来源于《电子与封装》期刊2018年04期）
高航[4]（2018）在《高效超高速直接数字频率合成器关键技术研究》一文中研究指出直接数字频率合成器(DDS,Direct Digital Synthesizer)伴随着集成电路行业的迅猛发展而不断进行更新优化,其作用愈加重要,作为现在频率发生器的一个热门研究方向。一方面DDS具备频率分辨率高、相幅转换时间快、噪声低、功耗低等优点,另一方面DDS的带宽和杂散是最影响其性能的,所以对于高性能高速的DDS芯片关键技术研究是非常有必要的。本文首先介绍了DDS的原理和基本结构,并对其中的每个模块及其作用都进行了详细的描述。之后分析了影响DDS的性能指标,常见的叁种杂散如相位累加器的输出杂散、幅度值的量化杂散和DAC的转换杂散,针对杂散存在的问题介绍了减小杂散、提高DDS性能的方法,并将其中的方法用到了本设计中。针对DDS的核心部分相幅转换模块,着重分析了经典CORDIC算法的原理及其优劣势,然后基于经典CORDIC算法设计了一种升级版的相幅转换算法。该算法将相位累加器的位宽设为32位,并将其输出后的数据截断为19位作为相位字,其中相位字的高叁位作为八分区间选择,用来最后的波形合成,而后7位作为粗查找表的寻址地址,用来索引初始的幅度值,最后的9位作为精调的寻址地址,用来对粗值进行精调运算。同时该算法采用正弦线性相位偏置差分法和余弦线性相位偏置差分法对粗查找表里存储的幅度值进行了压缩,之后通过加法器进行了幅度值还原,并对精调查找表存储的幅度值也进行了一定程度的压缩,这样与经典CORDIC算法相比,既减少了计算迭代的次数,又降低了硬件电路的功耗和内存资源占用,提升了运行速度,达到了高效的设计要求。另一方面又加入了Dither伪随机序列发生器,采用多通道内插结构和电流舵DAC来优化DDS。本文的DDS支持单频输出、线性扫描输出和Profile输出叁种工作模式,可以完成多种信号调制输出。对输出结果进行FFT分析,SFDR在102dB左右,达到了高SFDR的目标。论文最后在SMIC 180nm 1P6M工艺下,对设计的DDS进行了逻辑综合和物理实现。逻辑综合的时序报告显示DDS的关键路径需要3.57ns,频率达到200MHz,16通道重组后,合成的信号最大频率能达到3.2GHz,符合设计的超高速要求。面积报告中显示DDS芯片有38466个单元,其中组合逻辑占了21340个,时序逻辑占了12138个,缓冲/反相单元占1022个,总面积13350053.051716μm~2。布局布线之后,芯片面积为1150×1725μm~2。时钟树分析显示,插入延时为2ns,时钟树7级,时钟偏差的最大值为129ps。功耗报告显示,总功耗526.75mW,其中内部功耗占367.752mW,开关功耗占158.912mW,静态功耗0.09540mW。最后通过了物理验证,确保了DDS芯片的正确性。(本文来源于《西安电子科技大学》期刊2018-04-01）
鲁长来,汪炜[5]（2018）在《一种S波段直接频率合成器的研制》一文中研究指出介绍了一种当前一次监视雷达系统中应用的S波段直接频率合成器设计方法,与早期的一次监视雷达频率合成器方案进行对比分析,总结本方案在快跳、密跳、低设备量方面的优势所在,阐述了各项指标参数在设计上的性能分析,并给出了最终研制结果。(本文来源于《舰船电子对抗》期刊2018年01期）
李建伟[6]（2017）在《高性能直接数字式低频率合成器设计》一文中研究指出针对采用当前方法进行高性能直接数字式低频率合成器设计时,难以计算出直接数字式低频率合成器的查找表地址的宽度,存在输出频率分辨率较低、相位噪声较高的问题,提出一种基于FPGA的高性能直接数字式低频率合成器设计方法。该方法对直接数字式低频率合成器原理进行分析,得到直接数字式低频率合成器的正弦波公式,在此基础上采用进位链与流水线技术相结合的方法计算查找表地址输入的宽度,得到满足查找表内的数据长度范围,并结合相位累加器对数字式锯齿波进行输出,获取数字式锯齿波的若干相位作为ROM的地址输入,然后对输入地址进行查表以及运算处理,由此完成高性能直接数字式低频率合成器设计。实验结果表明所提方法能够有效提高直接数字式低频率合成器的频率分辨率,同时具有较强的抵抗相噪能力。(本文来源于《现代电子技术》期刊2017年19期）
吴青珍[7]（2017）在《直接数字频率合成器的杂散抑制研究与设计》一文中研究指出随着现代通信系统和数字集成电路的飞速发展,高性能信号源在数字通信、空间通信、雷达测量、电子对抗、仪器仪表和卫星导航等领域中的作用正变得越来越大。与直接模拟频率合成和锁相环频率合成技术相比,直接数字频率合成器(DDS)具有频率分辨率高、频率切换时间短、跳频相位连续、可数字编程控制和易合成复杂波形等优点,已被广泛应用于现代数字通信系统中。作为频率合成技术的主要发展方向,采用数字实现方式的DDS具有很多传统频率合成技术不具备的优越性能,但杂散性能差一直是限制DDS发展的主要因素。本文主要研究了具有较好灵活性和杂散抑制特性的DDS系统设计。为了改善DDS的杂散抑制特性,首先分析了DDS的杂散来源、杂散频谱特性以及现有的杂散抑制算法。针对相位截断误差对DDS数字部分频谱纯度的影响,提出了一种结合分段线性插值近似和幅度量化逆向设计的基于插值的无相位截断算法,并采用Matlab对基于插值的无相位截断算法进行仿真分析,验证了基于插值的无相位截断算法通过改进ROM结构和查找表机制,可以有效的降低硬件开销并改善DDS的杂散抑制性能。针对复杂模拟器件DAC对DDS性能的限制,实现了一种基于Delta-Sigma数字调制技术的全数字DDS结构,设计了1位4阶低通Delta-Sigma数字调制器和1位8阶带通Delta-Sigma数字调制器,并采用Simulink分别对Delta-Sigma数字调制器进行建模和行为级仿真,仿真结果表明,Delta-Sigma数字调制器信噪比达到100.7dB,有效位数为16位。本文在基本DDS结构的基础上,完成了整体DDS电路及其关键的相幅转换模块和Delta-Sigma数字调制器的RTL级设计和优化。设计的DDS可以实现32位的频率控制精度和14位的相位控制精度,能够实现FM、PM、2FSK、2PSK等多种调制信号输出,并具有两种模式的线性扫频调制方式。本文采用Matlab和Modelsim分别对设计的RTL级的整体DDS电路及其关键的相幅转换模块和Delta-Sigma数字调制器进行功能验证和性能分析。分析结果显示,相幅转换模块的无杂散动态范围达到-86.9d Bc;Delta-Sigma数字调制器信噪比达到99.4dB,有效位数为16位;DDS的频率准确度达到10~(-9)数量级。另外,基于FPGA对相幅转换模块和Delta-Sigma数字调制器进行了电路性能评估,并采用综合工具Design Compiler,基于SMIC 0.25微米工艺库完成了DDS电路的逻辑综合。(本文来源于《西安电子科技大学》期刊2017-06-01）
田瑞[8]（2017）在《基于多路插值的高SFDR直接数字频率合成器研究》一文中研究指出在通信、雷达等整个现代电子系统中,信号发生器的作用愈加重要,高性能信号源的设计已经成为制约现代通讯、雷达和高精度测量系统发展的瓶颈。直接数字频率合成(DDS)作为当下频率合成技术的一个热门研究方向,其具备频率精度及分辨率高、易于硬件实现、频率切换迅速等诸多优点,但是DDS系统也有缺点,其带宽和杂散成为限制其发展最主要的方面。所以,无数学者和工程师对频率合成技术的研究主要集中在DDS以及DDS中杂散的抑制技术,这些技术主要是基于对DDS结构以及实现算法的改进。本文在详细介绍频率合成技术和DDS原理、结构的前提下,完成了基于多路插值的高SFDR的DDS设计和物理实现。本论文里的DDS核利用ROM查找表,并结合改进后的CORDIC算法来完成相/幅转换,同时适当提高了相位累加器截断输出的有效相位位宽、加入了Dither伪随机序列发生器、采用多路插值结构来提高DDS的SFDR。对单路来说,相位累加器设计成32位,截取为19位输入相/幅转换器进行相/幅转换,以其中高3位八分圆相位压缩ROM查找表大小和CORDIC旋转迭代次数,接着的7位作为地址查找ROM表得到1/8圆周期的正余弦粗值,最后的9位分3组进行叁次超四CORDIC旋转得到1/8圆周期的正余弦精细值,根据正余弦函数的对称性,镜像翻转得到整个周期上的16位正余弦值输出。文中的DDS芯片支持单频输出、线性扫描输出、SRAM调制输出和幅度调制输出四种工作方式,可以完成多种调制信号输出。最后,使用SMIC 0.18μm 1P6M工艺库进行综合和物理实现,综合后时序报告得到单路DDS核的建立时间关键路径需要3.37ns,频率能够达到所要设计的250MHz,对16路内插DDS,其合成信号的最大频率能够达到4GHz;综合后总共有单元41183个,组合逻辑单元24760个,时序单元15171个,缓冲/反相单元1252个,APR物理实现后芯片大小为1100×2000μm~2;时钟树插入延时2ns左右,共有7级时钟树,最大时钟偏差为132ps;功耗分析表明,总功耗是658.4mW,包含内部功耗459.69mW,开关功耗198.64mW,而漏电流引起的静态功耗只有0.12mW左右。前仿真和后仿真表明,在测试的频率点,DDS的SFDR都能达到103dBc左右,达到了高SFDR的设计目标,行为仿真、版图后物理验证和时序验证准确验证了设计的DDS芯片逻辑正确性、物理实现合理性和时序收敛性。(本文来源于《西安电子科技大学》期刊2017-06-01）
张俊安[9]（2017）在《高速高性能直接数字频率合成器（DDS）关键技术研究》一文中研究指出在当前新一代数字化通信和雷达系统中,高速高性能直接数字频率合成器(DDS)是一个关键的构建单元,并且随着数字化、信息化的持续发展,其重要性和应用将更加普遍和深入,对DDS工作频率和性能的要求也将不断提高。实现一个集成了高速D/A转换器(DAC)的高速高性能DDS芯片涉及到系统结构设计、数字算法设计与实现、高速模拟电路设计、混合信号仿真和物理实现等一系列关键技术。本论文以这些关键技术为研究课题,重点研究了DDS的系统结构与数字辅助预失真设计技术、高效相幅转换CORDIC算法与低功耗实现技术、高速电流舵DAC设计技术等等,在0.18μm CMOS工艺上实现了一款工作频率2.5GHz的高性能单片DDS芯片,通过实测验证了研究成果的有效性和实用性。主要研究内容如下:1、提出了一款基于0.18μm CMOS工艺、工作频率为2.5GHz的DDS芯片系统结构和功能的实现方案。针对DDS输出信号中时钟混频谐波较高的现象,提出了在数字域进行辅助预失真校准的解决方案。通过分析得到了校准信号幅度和相位量化位宽影响的数学表达式与matlab仿真结果,同时也给出了预失真校准功能的电路级实现方案,在测试阶段总结出一套具有较强实用性的辅助预失真校准操作流程,测试结果显示开启辅助预失真功能最多可以抵消7根谐波,宽带SFDR参数平均可以提高20dB左右,显着改善了DDS芯片的输出频谱质量。2、提出了一款改进型相幅转换CORDIC算法并应用于本论文DDS芯片中,该算法基于excess-four算法(ISSCC2011会议上提出的算法)进行了改进,主要优化了excess-four算法中旋转单元的结构以及将算法中某些查表运算改为乘法运算来降低总体硬件消耗。仿真和实测结果均显示本论文的改进型CORDIC算法在SFDR参数略有提升的前提下,功耗和芯片面积均小于参考的excess-four算法给出的实测结果,功耗优值低至0.0432mW/MHz,是国际上已发表的相幅转换算法文献中功耗优值最低的几款算法之一。在高速实现方面,采用8路并行结构实现了2.5GHz等效工作频率,在相位累加器单元采用8路线性内插的结构,用线性内插代替了部分累加运算,减少了相位累加器单元的功耗。3、设计了DDS芯片中的14位2.5GHz PMOS电流舵DAC单元和高速8选1MUX单元。在DAC电流源阵列设计方面,提出了一款电流源阵列偏置电路,使得电流源级PMOS管能在任意PVT corner下保持较大的输出阻抗,从而达到改善电流舵DAC输出高频端SFDR性能的目的。设计了合理的时序提高了高速8选1MUX电路工作的可靠性。该DAC单元和MUX单元内置在DDS芯片中,实测结果显示在2.5GHz的时钟频率下工作正常,DAC输出信号在1GHz内SFDR>40dB,与没有采用“模拟重采样”结构(指未采用“四开关”或者“回零”之类的结构)的GHz级电流舵DAC相比,本论文的DAC在输出高频端的SFDR与国际上一些采用65nm CMOS或者GaAs工艺的DAC在高频端的SFDR性能相当。本论文DAC也是国际上已发表文献中采用0.18μm CMOS工艺工作频率最高的几款DAC设计之一。4、提出了一种基于分集技术的多芯片同步解决方案,该方案在发送端发送两路相互备份的同步信号,在接收端采用一定的搜索算法找出最佳接收时钟来接收同步信号,并利用接收到的同步信号产生内部备份同步信号。接收端还设计有监控电路来对外部输入的两路同步信号进行实时监控,当其中某一路出现接收错误时芯片内部会通过开关无缝的切换到另一路,当两路同步信号都出现接收错误则切换到内部备份同步信号,同时发送一个错误指示信号通知用户两路同步信号都出现了接收错误。该方案的设计思想借鉴了无线通信中的分集技术,具有较高的可靠性,在同步信号受到周期性干扰或者中途断线这两种情况时都不会打断系统的正常工作状态。(本文来源于《电子科技大学》期刊2017-04-15）
戚群[10]（2016）在《基于直接数字频率合成器的杂散来源和降低研究》一文中研究指出通过分析直接数字频率合成器的相位噪声模型,文章推导出相位截断、ROM存储器有限字长以及DAC性能对DDS相位噪声的影响。最后基于扰动技术的注入,文章在给出抑制杂散结构的同时,通过MATLAB仿真进行理论验证。(本文来源于《无线互联科技》期刊2016年21期）
直接频率合成器论文开题报告
（1）论文研究背景及目的
此处内容要求：
首先简单简介论文所研究问题的基本概念和背景，再而简单明了地指出论文所要研究解决的具体问题，并提出你的论文准备的观点或解决方法。
写法范例：
直接数字频率合成器(Direct Digital Frequency Synthesizer,DDS)作为一种新型的全数字频率合成器件,相比于模拟频率合成器具有更高的频率分辨率、更短的频率切换时间、更低的相位噪声等诸多优点,在空间通信,遥测和遥控,雷达测量,射电天文,卫星导航,无线电定位,数字通信等电子系统中扮演着重要的角色。而近年来,随着半导体工艺技术和集成电路(Integrated Circuit,IC)技术的不断发展进步,小尺寸、低功耗、高集成度是芯片发展的必然趋势。因此,目前DDS系统的研究热点也朝着超高速、低功耗和高性能的方向发展。本论文依托于“高速多通道DDS设计”项目,完成“高速直接数字频率合成器数字单元设计与实现”课题设计。为了实现高速DDS数字单元设计与实现,本论文主要分成叁部分。第一步主要分析了DDS架构中关键模块—相幅转换模块,通过对比常见4种相幅转换算法的优劣,选择改进型CORDIC算法(余四算法)作为DDS相幅转换算法。然后利用Matlab软件对余四算法进行仿真,确保余四算法正确性,为硬件实现打下了坚实的基础,另外,我们通过深入研究DDS的原理和框架,对DDS产生杂散的来源进行分析以及对目前的杂散抑制方法进行了介绍;第二步通过前期算法仿真为电路实现打下了基础,完成数字前端寄存器传输级(Register Transfer Level,RTL)代码的设计工作,在电路设计过程中,为了节约硬件资源的消耗,在电路实现上对电路结构进行了优化,且为了使DDS系统可以达到一个更高的无杂散动态范围(Spurious-free Dynamic Range,SFDR)性能,在电路设计的结构中加入了相位扰码设计和杂散对消设计,通过Modelsim软件对所设计的RTL代码进行行为级验证以通过实验室的硬件资源对电路设计进行上板测试,验证了电路设计的正确性。第叁步主要是数字电路后端设计,基于ASIC设计流程,利用TSMC 65nm CMOS工艺对前端设计的RTL代码进行逻辑综合、形式验证以及版图实现,最终完成高速DDS系统数字单元的设计工作。最终项目设计的DDS系统数字单元的无杂散动态范围低于-88dBc,满足设计指标,其面积大约为0.64mm~2,功耗504.36mW。
（2）本文研究方法
调查法：该方法是有目的、有系统的搜集有关研究对象的具体信息。
观察法：用自己的感官和辅助工具直接观察研究对象从而得到有关信息。
实验法：通过主支变革、控制研究对象来发现与确认事物间的因果关系。
文献研究法：通过调查文献来获得资料，从而全面的、正确的了解掌握研究方法。
实证研究法：依据现有的科学理论和实践的需要提出设计。
定性分析法：对研究对象进行“质”的方面的研究，这个方法需要计算的数据较少。
定量分析法：通过具体的数字，使人们对研究对象的认识进一步精确化。
跨学科研究法：运用多学科的理论、方法和成果从整体上对某一课题进行研究。
功能分析法：这是社会科学用来分析社会现象的一种方法，从某一功能出发研究多个方面的影响。
模拟法：通过创设一个与原型相似的模型来间接研究原型某种特性的一种形容方法。
直接频率合成器论文参考文献
[1].马子轩.多功能直接数字频率合成器设计[J].科技创新导报.2019
[2].李永杰.高速直接数字频率合成器数字单元的设计与实现[D].电子科技大学.2019
[3].陈钟鹏,华玲.一种多通道直接数字频率合成器的设计[J].电子与封装.2018
[4].高航.高效超高速直接数字频率合成器关键技术研究[D].西安电子科技大学.2018
[5].鲁长来,汪炜.一种S波段直接频率合成器的研制[J].舰船电子对抗.2018
[6].李建伟.高性能直接数字式低频率合成器设计[J].现代电子技术.2017
[7].吴青珍.直接数字频率合成器的杂散抑制研究与设计[D].西安电子科技大学.2017
[8].田瑞.基于多路插值的高SFDR直接数字频率合成器研究[D].西安电子科技大学.2017
[9].张俊安.高速高性能直接数字频率合成器（DDS）关键技术研究[D].电子科技大学.2017
[10].戚群.基于直接数字频率合成器的杂散来源和降低研究[J].无线互联科技.2016