导读:本文包含了小数频率综合器论文开题报告文献综述及选题提纲参考文献，主要关键词:低抖动,级联,双环锁相环,量化噪声
小数频率综合器论文文献综述
冯向明,曲明,刘林海[1]（2019）在《基于级联结构的低抖动小数分频频率综合器研究》一文中研究指出为了更好的抑制由差分积分调制器(DSM,Delta-sigma modulator)引起的量化噪声、降低小数分频时钟源的时钟抖动,本文提出了一种基于双锁相环级联的抖动消除技术.通过前级整数分频锁相环的倍频提升后级小数分频锁相环DSM的工作频率,抑制系统的量化噪声;针对后级参考频率过高,引发相差转化困难的问题,本文提出一种新型的高速电荷泵,在不增加功耗的前提下更好地实现电流的动态匹配.基于180nm CMOS工艺完成级联系统设计,仿真结果显示系统输出频率范围为3～4G,抖动为137fs,功耗为47.7mW.(本文来源于《微电子学与计算机》期刊2019年01期）
史鹏鹏[2]（2018）在《多模多标准CMOS锁相环频率综合器中小数分频器的设计》一文中研究指出随着无线通信技术的快速发展和通信设备的升级换代,多模多标准的无线通信系统开始极具应用前景与现实需求,因此多模多标准射频收发机的设计也迅速成为研究人员关注的热点。作为射频收发机中的关键模块,频率综合器能够为发射机和接收机提供稳定的本振信号,因此其性能优劣将直接影响整个射频收发机的性能。本课题将研究并设计频率综合器中的关键模块小数分频器。本文首先介绍小数频率综合器的基本理论与系统结构,剖析了各个子模块的结构与其线性化模型,然后推导了锁相环频率综合器系统的传递函数,并深入研究了环路的稳定性与相位噪声模型。本课题中小数分频器主要由叁个子模块组成,分别为高速二分频器、0.5步进可编程分频器和Δ-Σ调制器。本设计中高速二分频器采用源级耦合形式的触发器实现,能够工作在1GHz~8GHz的频率范围内,同时将VCO的输出信号进行二分频从而得到四相正交信号。0.5步进可编程分频器由相位切换电路与整数可编程分频器组成,其中相位切换电路能够实现0.5步进,能够有效降低电路中的量化噪声。整数可编程分频器采用5级2/3分频器级联而成,并且加入逻辑门以扩展其分频比,实际结构可以实现4~63的分频比范围。Δ-Σ调制器模块则采用半定制的方法实现,采用了一种新型的HJ-MASH 1-1-1结构,该结构不仅有效增加了输出序列长度以及具备良好的杂散抑制效果,而且具有较高的结构稳定性。本课题中的小数分频器是基于TSMC 0.18μm RF CMOS工艺进行设计,包含焊盘的整体版图面积为1.10 mm×0.54 mm,后仿真结果表明:在最差情况下,小数分频器在0.4 GHz~8.3 GHz频率范围内能够正常分频,整体电路分频比范围为32~504,总电流为9.20mA,满足课题的设计指标要求。(本文来源于《东南大学》期刊2018-05-28）
白效宁[3]（2018）在《小数分频频率综合器的研究与实现》一文中研究指出在无线射频通信领域当中,频率合成器在射频芯片当中己肩负着举足轻重的作用,而△Σ分数型频率合成器相比于整数型频率合成器,最小的输出频率分辨率可以是不受限于输入参考频率的大小,而设定为比参考频率小很多的值,并且也可以使输出的频率进行快速切换等一系列优点而受被广泛的应用。频率合成器本质上是一个基于负反馈的自控系统,在设计时需要兼顾系统的噪声特性、系统的稳定性及系统的锁定时间,而这叁个特性之间常常又相互影响相互制约,因此设计频率合成器时需要对这几个性能进行综合考虑。。本文从锁相环的小信号模型开始进行分析,建立了锁相环的开环系统函数,并根据负反馈原理得闭环系统函数,并且分别推导出了整数型锁相环与分数型锁相环中每个模块的对锁相环关系环系统中所贡献的噪声,并且也给出了环路带宽与锁定时间的经验公式,以此建立起这些参数间的联系。对整数与分数型锁相环中的每个模块做了充分的说明,尤其是对△Σ调制器的分析及原理说明做了较为深入的研究,并建立出了一种基于SIMULINK的仿真模型。也对常用的二阶与叁阶环路滤波器进行了公式推导,并推导出环路中滤波器参数的求解公式。在进行锁相环设计时,本文采用了基于MASH 1-1-1 ΔΣ调制器的分数型锁相环结构,为了抑制△Σ调制器在环路带宽内所引入的杂散,及输出序列的周期性,在电路当中引入了线性移位寄存器对△Σ调制器的后两级的进位端口进行加抖,实验证明了该技术可以很好的抑制低频处的杂散并且也消除了△Σ调制器输出序列的周期性。通过最终对系统的仿真与性能评估,频率合成器的工作频率是1410MHz-1690Mhz两路正交输出(最终需要经两分频输出705M～845M),最小的频率步长约为396Hz,带外的相噪约为-125dBc@1MHz,130dBc@2MHz,整体的功耗约为8mW。(本文来源于《西安电子科技大学》期刊2018-04-01）
刘舒平[4]（2018）在《无线接收机中小数分频频率综合器关键模块设计》一文中研究指出本文主要研究并设计了一种应用于可穿戴医疗设备领域的短距离无线接收机中的低功耗、高性能的小数频率综合器。从理论分析和建模、系统设计和指标划分、具体电路和版图实现、功能仿真和验证等方面对小数频率综合器的设计进行了深入的研究和分析。首先对锁相环的分类、工作原理、组成模块以及设计指标进行了介绍,对各个模块的基本原理和其在锁相环中的作用进行了分析。给出了锁相环的线性环路模型,在整个系统层面上对锁相环进行了梳理。接下来,对小数频率综合器中的小数分频器进行了分析和设计。介绍了Δ-Σ调制技术的原理和设计过程,对Δ-Σ调制的行为进行了抽象和建模。分析了几种高阶Δ-Σ调制器的结构、原理并通过在Simulink中建立行为级模型,从包括稳定性、噪声整形能力、输出序列随机性等方面对其性能进行对比,确定采用SS-FF33结构的Δ-Σ调制器,给出了数字实现方法,并通过Modelsim对其功能进行验证。然后,在锁相环的线性环路模型的基础上,利用离散采样系统模型对小数频率综合器进行建模,特别是对PFD和分频器从离散采样行为的角度进行分析。该模型是理解和分析Δ-Σ调制器的噪声传输模型的基础,也是对小数频率综合器的噪声特性进行建模的前提。通过对该模型的分析获得了一个更接近实际的PLL系统的数学模型。根据短距离无线接收机系统指标规划了小数频率综合器锁相环各模块的指标,分析和总结了锁相环环路参数的设计方法。特别对叁阶环路滤波器的环路参数与相位裕度、环路带宽、噪声特性的关系进行了分析,由此提出了一个确定叁阶环路滤波器的电阻、电容参数的设计方案,并根据此设计方案完成了能够自动完成叁阶环路滤波器的电阻、电容参数计算的Matlab脚本。根据确定的环路参数对各个模块电路进行设计,包括VCO、PFD、电荷泵和分频器等电路,从工作原理、结构选型、设计分析以及功能仿真等方面进行了详细的介绍。其中,采用了4级环形压控振荡器以实现正交信号的输出;结合伺服环路和电流转向结构提出了一种高性能电荷泵结构实现了良好的电流匹配;采用TSPC逻辑电路的预分频器在满足工作速度要求的情况下具有较低功耗。最后,采用SMIC 0.18μm CMOS工艺,设计了小数频率综合器的版图,提取版图寄生参数并进行后仿真。其中Δ-Σ调制器等数字部分采用Design Complier工具进行综合,并采用Astro工具完成自动布局布线。根据仿真数据对小数频率综合器的噪声特性进行建模,分析其相位噪声性能。经过仿真验证,小数频率综合器实现了高精度本振信号输出,频率分辨率为10kHz,功耗为3.5 mW,输出相位噪声在1MHz小于-100.79dBc/Hz,锁定时间小于15us。满足了预期设计要求。(本文来源于《东南大学》期刊2018-03-01）
田荣倩,李浩明,刘家瑞,王晓锋,王志宇[5]（2018）在《一种低相位噪声的UHF频段小数分频频率综合器》一文中研究指出提出并实现了一款采用相位噪声优化技术的特高频(UHF)频段小数分频频率综合器,其工作频率为0.8~1.6 GHz。采用死区消除技术减少了鉴频鉴相器和电荷泵的噪声对系统的影响。采用分布式变容管结构和二阶谐波滤除技术设计压控振荡器,使压控振荡器获得了更低的相位噪声。采用新型的陷波滤波技术设计Δ-Σ调制器,进一步降低带内相位噪声和系统的杂散。采用TSMC 180 nm CMOS工艺进行了流片验证。测试结果表明该频率综合器在0.01,1和10 MHz频偏处的最大相位噪声分别为-95,-127和-146 dBc/Hz,杂散抑制低于-81 dBc,而频率综合器芯片的功耗仅为20 mW,芯片面积为2.5 mm×1.1 mm。(本文来源于《半导体技术》期刊2018年01期）
田荣倩[6]（2018）在《面向Sub-GHz无线通信技术的低功耗小数分频频率综合器设计》一文中研究指出日益普及的无线通讯网络加快了复杂无线设备系统的革新和部署,无线产品已成为我们生活中密不可分的一部分,我们周围分布着大量的无线终端和各种应用系统,如智能家居、自动抄表、照明系统、无线体域网、工业系统、医疗监护、生物传感、安全系统和环境应用系统等。Sub-GHz无线通信技术广泛应用于这些无线设备及应用中。而频率综合器作为无线通讯系统中提供本振频率的重要模块,有着不可替代的重要意义。论文的主要研究工作是基于Sub-GHz无线通信技术,使用GSMC130nmRF工艺,设计了一款可用于无线收发系统中的低功耗、小型化的频率综合器。以下是详细的研究工作内容。第二章,论文先介绍了频率综合器的原理,还介绍了几种频率综合器的架构和相应的系统结构。针对电荷泵锁相环型频率综合器的系统结构,论文从系统和电路的角度,详细阐述了其中的核心电路模块,包括鉴频鉴相器、电荷泵、环路滤波器、压控振荡器、分频器、Delta-Sigma调制器。论文的第叁章主要介绍了每个电路模块的设计方法和步骤,同时针对每个模块的特定问题简述了一些学术研究成果以及本文创新的解决方案。比如介绍了可解决鉴频鉴相器死区效应和周期滑移问题的解决方案;提出了一种新型的可降低共模噪声的两端交替互换的差分电荷泵结构;介绍了多种优化压控振荡器性能的设计方法和结构;阐述了一种降低量化噪声的4/4.5分频器电路以及针对该结构改善参考时钟杂散性能的占空比校准电路;介绍了一种新型的可降低Delta-Sigma调制器量化噪声的陷波滤波器结构;简述了 一种新型的基于脉冲吞咽分频器的快速自动频率校准算法和对应的电路结构。论文的第四章主要根据上述的理论研究和设计方法,基于GSMC130nmRF工艺,设计了一个频率范围为900 MHz到1.2 GHz的电荷泵锁相环型频率综合器,其核心供电电压为1.2V,参考频率为10 MHz到30 MHz,核心电路功耗控制在5mW以内。论文介绍了该项目的完整设计过程,包括电路、版图、封装和PCB的设计。测试结果显示芯片可以正常工作在Sub-GHz的频段,但也存在一些问题,论文对此进行了详细的分析和讨论。(本文来源于《浙江大学》期刊2018-01-01）
阮忠周[7]（2016）在《小数频率综合器中数字电路的研究与设计》一文中研究指出通信技术的高速发展对无线射频收发器的性能提出了更高的要求。频率综合器为射频收发器中的发射机和接收机提供本振信号,其相位噪声、锁定时间、频率分辨率、调谐范围等性能直接影响着无线通信系统的性能。本文主要对频率综合器中关键的数字电路进行研究和设计,具体工作如下:1)采用MATLAB和CppSim分析已有调制器,指出已有调制器难以有效消除小数杂散的问题。为此,提出了一种新型的MASH 1-1-1调制器,该调制器在传统调制器的基础上设置量化器的量化间隔为素数,并且在相邻调制器之间增加了前馈网络,使调制器的序列周期达到了P3,有效地消除了量化噪声功率谱密度中的杂散问题,其中P为素数量化间隔。采用CppSim仿真了使用不同调制器结构时得到的频率综合器相位噪声的性能。仿真结果表明,采用新型调制器可以有效地消除小数杂散,提高了频率综合器的相位噪声性能。2)采用直接计数压控振荡器的输出频率信号,对参考时钟计数64个时钟周期,并引入四舍五入的方式,使残余分数误差降低至2-7·fref,解决了自动频率校准中分数误差导致锁相环的相位噪声性能差与无法锁定的问题。使用了二进制搜索算法对最佳调谐曲线进行搜索,降低了锁相环的粗调谐时间,解决了线性搜索算法耗时长的问题。使用了有限状态机的设计方法对自动频率校准进行设计和仿真。3)定制了一种基于四线SPI接口的通信协议,增加了芯片数据读写的可靠性。采用VerilogHDL语言设计与仿真了 Sigma-Delta调制器、自动频率校准、SPI接口电路。使用TSMC0.18μm1P5M工艺进行版图设计,面积为0.216mm2。最后设计了一套芯片测试系统,采用上位机软件直接控制芯片内部寄存器。测试结果表明,文中所设计的数字电路均工作正常,达到了预期的目标,在40MHz参考频率下功耗为3.17mW,100MHz时的功耗为7.87mW。(本文来源于《湖南大学》期刊2016-03-25）
汤剑桥[8]（2016）在《UHF RFID阅读器恒定带宽小数分频频率综合器设计》一文中研究指出超高频射频识别技术(UHF RFID)具有识别距离远、体积小以及非接触等优点,在物流和交通管理等方面得到了广泛应用。频率综合器是UHF RFID阅读器中的重要模块,本文旨在设计一款支持多种UHF RFID协议的恒定带宽、低相位噪声小数分频频率综合器,主要工作内容如下：1.根据ETSI、EPC ClG2以及中国射频识别800／900MHz协议规定,确定了同时满足叁种协议的频率综合器设计指标。2.设计了子带间恒定调谐增益的VCO,实现了稳定的频率综合器环路带宽,满足了RFID协议对频率综合器一致的相位噪声要求。采用16bit数字控制开关固定电容阵列(DCCA)和数字控制开关变容管阵列(DCVA)进行VCO频率调谐,采用了全新的开关固定电容阵列权重系数计算方法,在VCO子带间获得了恒定调谐增益Kvco(±6％)和相等子带间距fstep(±8％)。3.针对传统基于计数比较法的自动频率校准电路(AFC)存在的锁定时间长以及残留分数误差等问题,采用分频比比较法AFC电路消除残留分数误差,通过对VCO二分频信号进行计数,使AFC锁定时间减小为3.31as。4.设计了自举结构电荷泵以降低电流失配、电荷共享等非理想因素影响,最大失配电流小于1%。通过数字流程实现MASH 1-1-1叁阶Delta-Sigma调制器,完成了小数分频功能。5.基于0.18μm CMOS工艺,设计了一款支持多协议小数分频频率综合器,其中NPS.DSM和AFC采用1.8V电源电压,其余电路均采用3.3V电源电压,总功耗为：28mA@3.3V,8mA@1.8V.后仿真结果表明：VCO输出频率范围为3.21-4.02GHz,频率综合器锁定时间约为30gs(￡：1驴。),参考杂散约为-60dBc。 Matlab仿真显示频率综合器在840-960MHz输出频率范围内带宽范围为87.2-92.3kHz(士3%),由于环路带宽波动引起的最差输出相位噪声为：一109dBc/Hz@200kHz,-129.2dBc/Hz@1MHz。(本文来源于《华东师范大学》期刊2016-03-01）
汪瀚,黄鲁,孙利国[9]（2015）在《一种低功耗高频小数频率综合器》一文中研究指出采用SMIC 180nm CMOS工艺,设计了一款用于脉冲超宽带系统的锁相环型小数频率综合器。使用闪烁噪声抑制技术、感性峰化技术和动态反馈技术,分别对正交压控振荡器、预分频器以及电荷泵的性能进行了优化。测试结果表明,该频率综合器芯片能稳定工作在7.45GHz,功耗为27mW,带内和带外1MHz处相位噪声分别为-70dBc/Hz和-111.3dBc/Hz。(本文来源于《微电子学》期刊2015年02期）
张琳[10]（2015）在《应用于车载防撞雷达线性调频源中∑-Δ小数频率综合器的设计》一文中研究指出车载防撞雷达是汽车自适应巡航系统(Adaptive Cruise Control,ACC)的重要组成部分。调频连续波(Frequency Modulated Continuous Wave,FMCW)雷达具有高分辨率、低发射功率、尺寸小的优势,因此受到广泛应用。线性调频源的性能决定了FMCW雷达的性能指标,因此,本文针对应用于24GHz FMCW车载防撞雷达中线性调频源的Σ-Δ小数频率合成器进行了研究与设计。本文首先分析了FMCW雷达的基本理论与雷达测距、测速的工作原理,对比了常见的雷达线性调频信号合成方法,并根据FMCW车载防撞雷达系统对线性调频源的性能要求,选定了一种低成本、能实现高线性度的FMCW合成方案:Σ-Δ小数频率合成法,作为本课题的设计方案。在本文的研究中,采用Top-Down的设计方法,首先对实现线性调频源的Σ-Δ小数频率合成器进行了Simulink建模与仿真,根据系统仿真结果确定了频率综合器系统的关键参数。在此基础上,本文在TSMC 0.18μm CMOS 1P4M工艺下对关键电路模块进行了设计、仿真和版图实现,包括无鉴相死区的鉴频鉴相器电路、充放电电流高度匹配的电荷泵电路、可实现在16~31范围内小数分频的多模分频器和Σ-Δ调制器、环路滤波器以及带隙基准电流偏置。其中,为了防止由工艺偏差等导致的PFD延时过长或过短,设计了PFD复位延时时长可调电路模块;电荷泵电流大小可以根据带宽要求在300?A~5 m A范围内选择,能缩短锁定时间,适应雷达在不同场合的需求。在外接VCO采用Verilog-A模型的条件下对电路进行仿真:电荷泵电路输出电压在0.5V~2.8V范围变动时,充放电电流失配率小于1%;在100MHz参考时钟频率下,环路锁定时间为12?s。基于该Σ-Δ小数频率合成器的线性调频源能满足自适应巡航系统对车载防撞雷达的性能需求。(本文来源于《华侨大学》期刊2015-04-10）
小数频率综合器论文开题报告
（1）论文研究背景及目的
此处内容要求：
首先简单简介论文所研究问题的基本概念和背景，再而简单明了地指出论文所要研究解决的具体问题，并提出你的论文准备的观点或解决方法。
写法范例：
随着无线通信技术的快速发展和通信设备的升级换代,多模多标准的无线通信系统开始极具应用前景与现实需求,因此多模多标准射频收发机的设计也迅速成为研究人员关注的热点。作为射频收发机中的关键模块,频率综合器能够为发射机和接收机提供稳定的本振信号,因此其性能优劣将直接影响整个射频收发机的性能。本课题将研究并设计频率综合器中的关键模块小数分频器。本文首先介绍小数频率综合器的基本理论与系统结构,剖析了各个子模块的结构与其线性化模型,然后推导了锁相环频率综合器系统的传递函数,并深入研究了环路的稳定性与相位噪声模型。本课题中小数分频器主要由叁个子模块组成,分别为高速二分频器、0.5步进可编程分频器和Δ-Σ调制器。本设计中高速二分频器采用源级耦合形式的触发器实现,能够工作在1GHz~8GHz的频率范围内,同时将VCO的输出信号进行二分频从而得到四相正交信号。0.5步进可编程分频器由相位切换电路与整数可编程分频器组成,其中相位切换电路能够实现0.5步进,能够有效降低电路中的量化噪声。整数可编程分频器采用5级2/3分频器级联而成,并且加入逻辑门以扩展其分频比,实际结构可以实现4~63的分频比范围。Δ-Σ调制器模块则采用半定制的方法实现,采用了一种新型的HJ-MASH 1-1-1结构,该结构不仅有效增加了输出序列长度以及具备良好的杂散抑制效果,而且具有较高的结构稳定性。本课题中的小数分频器是基于TSMC 0.18μm RF CMOS工艺进行设计,包含焊盘的整体版图面积为1.10 mm×0.54 mm,后仿真结果表明:在最差情况下,小数分频器在0.4 GHz~8.3 GHz频率范围内能够正常分频,整体电路分频比范围为32~504,总电流为9.20mA,满足课题的设计指标要求。
（2）本文研究方法
调查法：该方法是有目的、有系统的搜集有关研究对象的具体信息。
观察法：用自己的感官和辅助工具直接观察研究对象从而得到有关信息。
实验法：通过主支变革、控制研究对象来发现与确认事物间的因果关系。
文献研究法：通过调查文献来获得资料，从而全面的、正确的了解掌握研究方法。
实证研究法：依据现有的科学理论和实践的需要提出设计。
定性分析法：对研究对象进行“质”的方面的研究，这个方法需要计算的数据较少。
定量分析法：通过具体的数字，使人们对研究对象的认识进一步精确化。
跨学科研究法：运用多学科的理论、方法和成果从整体上对某一课题进行研究。
功能分析法：这是社会科学用来分析社会现象的一种方法，从某一功能出发研究多个方面的影响。
模拟法：通过创设一个与原型相似的模型来间接研究原型某种特性的一种形容方法。
小数频率综合器论文参考文献
[1].冯向明,曲明,刘林海.基于级联结构的低抖动小数分频频率综合器研究[J].微电子学与计算机.2019
[2].史鹏鹏.多模多标准CMOS锁相环频率综合器中小数分频器的设计[D].东南大学.2018
[3].白效宁.小数分频频率综合器的研究与实现[D].西安电子科技大学.2018
[4].刘舒平.无线接收机中小数分频频率综合器关键模块设计[D].东南大学.2018
[5].田荣倩,李浩明,刘家瑞,王晓锋,王志宇.一种低相位噪声的UHF频段小数分频频率综合器[J].半导体技术.2018
[6].田荣倩.面向Sub-GHz无线通信技术的低功耗小数分频频率综合器设计[D].浙江大学.2018
[7].阮忠周.小数频率综合器中数字电路的研究与设计[D].湖南大学.2016
[8].汤剑桥.UHFRFID阅读器恒定带宽小数分频频率综合器设计[D].华东师范大学.2016
[9].汪瀚,黄鲁,孙利国.一种低功耗高频小数频率综合器[J].微电子学.2015
[10].张琳.应用于车载防撞雷达线性调频源中∑-Δ小数频率综合器的设计[D].华侨大学.2015