导读:本文包含了门控时钟论文开题报告文献综述及选题提纲参考文献，主要关键词:容错电路,时钟门控,宽电压,低功耗
门控时钟论文文献综述
朱涛涛,项晓燕,陈晨,孟建熠,严晓浪[1]（2018）在《面向宽电压应用的容错时钟门控单元设计》一文中研究指出为了将时钟门控技术应用于时序容错系统中,提出具备时序错误检测与自纠正能力的时钟门控单元.该单元通过监测内部虚拟节点电压变化,得到数据晚到信息;利用该监测信息可以重新打开时钟树网络,完成时钟被错误关断情形的当前周期自主现场纠错.给出容错时钟门控单元在现有的多种时钟门控技术中的适用性分析,讨论与之对应的纠错方案选择策略.基于SMIC 40 nm LL工艺库,仅新增12个额外的晶体管实现该单元,从原理图和版图2个层面,对其在宽电压工作下的容错能力进行分析验证,并给出集成到系统设计时所需的时序检查方法.将该单元应用于一款商用处理器C-SKY CK802物理设计中,实验结果表明系统能效相对于传统设计提高了64.7%,而时钟树功耗相对于现有的容错设计下降了32%.(本文来源于《浙江大学学报(工学版)》期刊2018年09期）
周晓阳[2]（2018）在《14nm物理设计中交叉结构布线拥塞及多点时钟树门控时钟时序问题的研究》一文中研究指出随着半导体工艺的特征尺寸不断减小,器件开始出现了短沟道效应。该效应使得器件在亚阈值时漏电流增大,并且使器件的阈值电压也随之降低,最终导致器件组成的芯片功耗增大和性能下降。为了达到提高芯片性能和降低功耗的目的,台积电、叁星、格罗方德等代工厂纷纷研发出了16/14nm、7nm工艺。先进工艺给设计人员带来了更大的设计灵活度,使得他们可以设计更复杂和性能更好的芯片。但先进工艺也给物理设计的时序收敛和布局布线带来了巨大的挑战。本论文主要研究的是基于14nm FinFET工艺的后端物理设计中交叉结构的布线拥塞及多点时钟树结构下门控时钟时序问题。本文针对14nm工艺对物理设计的时序收敛和布局布线带来的挑战,特别是交叉结构(crossbar)的布线拥塞和多点时钟树结构下的门控时钟时序问题,提出了一种有效的解决方法。并以一个位于大型SOC芯片中的百万门子模块的物理实现为例,验证所提方案的有效性。对于交叉结构的布线拥塞问题,是通过结构式布局的方法,对交叉结构进行了重新排列,解决了交叉结构因布线拥塞问题而引起的时序和设计规则违例问题。仿真结果表明在进行结构式布局后,交叉结构模块的时序违例的负总量(TNS:Total Negative Slack)在typical模式下,从-29ns降低到-1.7ns,最差时序违例量(WNS:Worst Negative Slack)从-53ps减少到-38ps,总设计规则检查(DRC:Design Rule Check)违例数目从7094减少到352,交叉结构模块的总绕线长度从772076μm下降到442066μm。对于多点时钟下的门控时钟时序违例问题,本论文通过对门控时钟控制逻辑寄存器位置的优化,改善因门控时钟位置不合理而引发的时序违例问题。在进行门控时钟的优化后,门控时钟的总体TNS在typical模式下由-5.6ns降到了-4.8ns,WNS由-135ps下降到了-45ps。实验结果验证了所提方案的有效性。(本文来源于《华南理工大学》期刊2018-04-10）
汪国平[3]（2018）在《数字集成电路门控时钟可靠性研究》一文中研究指出在大规模的集成电路设计中,门控时钟技术能够有效的减少功率消耗,由于信号的特点使门控时钟在设计上会出现错误,以及其他问题,为了解决这些问题,将门控时钟的检查和优化技术使用中将门控时钟的风险减少,并且加强电路的稳定性。(本文来源于《科学技术创新》期刊2018年07期）
陈寿面,李小进[4]（2017）在《NBTI效应对时钟树门控时钟偏移的影响》一文中研究指出负偏压不稳定性(NBTI)会造成PMOS器件退化,导致电路性能下降。时钟树网络是同步时序电路的关键,随着电路工作时间推移,NBTI会造成时钟树时钟偏移改变,降低时序电路的整体性能,严重造成电路失效。依据40 nm CMOS工艺NBTI反应/扩散(RD)静动态模型对反相器的传递延迟进行建模,将反相器延迟表征成负载电容、输入转换时间和阈值电压变化的函数,并应用于带门控时钟网络分析,发现通过网络负载调整可以有效缓解NBTI效应对时钟树时钟偏移的影响。(本文来源于《集成电路应用》期刊2017年12期）
姬强[5]（2017）在《基于时钟门控技术对内存控制模块的RTL级功耗优化》一文中研究指出集成电路的飞速发展和其每叁年翻两番的设计规模,使得SoC(System on Chip片上系统)的功耗越来越多的被工业界所关注,同芯片的面积、速度一样成为芯片设计中需要考虑的重要因素。在芯片设计的不同阶段,对芯片进行功耗估计、分析和优化已经逐渐成为芯片设计的一种趋势,并不断受到设计公司的关注和重视。在芯片设计RTL(Register Transfer Level)阶段的功耗估计和优化,对芯片在真实应用场景中的功耗优化有着明显的作用,而且业界也在不断寻求各种方法在RTL级对芯片进行功耗估计和优化来实现芯片的低功耗设计。本论文研究的核心内容为RTL级功耗优化的若干方法。在对芯片功耗原理综合分析的基础上,论文对降低芯片功耗的相关因子进行了分析。对目前芯片功耗的估计和针对翻转因子的优化方法进行了分析总结,提出目前芯片设计流程中存在的功耗分析难度较大,耗时较长以及时钟门控效率不高等问题。为了实现芯片在真实运行过程中的功耗优化,论文对芯片真实的典型工作状态进行分析归纳,并就相应功能状态的运行时间进行权重量化应用于芯片RTL阶段的功耗估计分析优化。在此基础上论文构建了对芯片RTL设计在相应工作状态下芯片内空闲模块的分析算法,进一步应用于功耗分析流程中,实现芯片空闲模块的半自动化提取,为功耗分析节省了较大的人力成本和时间成本。同时在深入分析讨论目前业界使用的时钟门控技术的基础上,论文就时钟门控效率不足的问题提出以下功耗优化方案:对不同功能状态下芯片的寄存器信号翻转率按照相应功能状态的运行时间的权重量化值进行加权计算,从而构建更为贴近真实应用场景的寄存器信号翻转率;在上述基础上,论文以寄存器信号翻转率为约束构建寄存器簇,并应用最优化自使能时钟门控阈值算法进行自使能时钟门控插入,提高时钟门控在芯片真实运行状态的门控效率并降低芯片动态功耗。本论文的研究结果和功耗优化方法在芯片低功耗分析优化领域具有重要的理论意义和应用价值。(本文来源于《西安电子科技大学》期刊2017-05-01）
喻贤坤,姜爽,王磊,王莉,彭斌[6]（2017）在《数字集成电路门控时钟可靠性研究》一文中研究指出在超大规模集成电路设计中,门控时钟技术是最常采用的低功耗设计技术。然而,由于时钟信号的特殊性和敏感性,门控时钟设计极容易造成功能错误、时序恶化和测试覆盖率降低,针对这叁方面的风险,提出多种门控时钟的优化技术,包括异步门控时钟的检查和排除、可测性设计中的门控时钟优化技术和门控时钟设计中的时序优化技术,确保在数字集成电路设计过程中门控时钟设计在降低功耗收益最大化的同时,能够规避设计风险,提升电路可靠性。(本文来源于《电子技术应用》期刊2017年01期）
任力争[7]（2016）在《基于数据驱动的时钟门控技术的物理实现》一文中研究指出在高性能微处理器和SoC中,时钟树功耗占总功耗很大比重,时钟门控技术是有效降低时钟树功耗的方法。基于综合的时钟门控技术遗留了大量冗余的时钟脉冲,时钟门控效率低,时钟树功耗优化效果不理想。采用基于数据驱动的时钟门控(Data-driven Clock Gating, DDCG)技术能够有效关断冗余时钟脉冲,提高时钟门控效率,进一步降低时钟树功耗。本文以基于数据驱动的时钟门控技术为研究重点,综合考虑寄存器翻转矢量之间的相关性和每个寄存器的物理位置,实现寄存器群组最优化。本文将寄存器群组过程抽象为最小成本完美匹配(MCPM)问题,采用DDCG寄存器群组算法获取最优化的寄存器群组方式。该算法主要包括叁部分：1) Edmonds算法实现一般图加权最优匹配；2)状态矢量处理算法获取寄存器群组冗余时钟脉冲数量,用以表征寄存器翻转矢量之间的相关性；3)最小覆盖圆算法确定寄存器群组最小覆盖圆直径,用以表征寄存器物理位置的影响。针对传统的DDCG技术面积开销大的问题,本文给出了门控效率排序与筛选、组合式群组和异或逻辑近似等改进方法,实现功耗优化和面积开销的平衡。本文基于SMIC 40nm LOGIC工艺,首先在ISCAS89基准电路上进行了物理实现和仿真实验,并分析了该技术的适用条件,然后以DW8051和Cortex-M3处理器作为案例进行了详细的数据分析和对比。结果表明,与基于综合的时钟门控技术相比,采用改进的DDCG技术时,时钟树功耗分别降低了33.13%和35.34%,总功耗分别降低了20.65%和16.42%,面积分别增加了12.5%和9.67%。与传统的DDCG技术相比,采用改进的DDCG技术时,时钟树功耗分别降低了17.01%和31.92%,总功耗分别降低了14.3%和13.08%,面积分别降低了11.41%和11.74%。(本文来源于《东南大学》期刊2016-06-30）
卜爱国,余翩翩,吴建兵,单伟伟[8]（2015）在《基于自适应门控时钟的CPU功耗优化和VLSI设计》一文中研究指出提出了一种CPU的功耗优化方法,即通过自适应时钟门控来解决CPU中由于流水线阻塞、浮点处理器(FPU)和多媒体协处理器空闲所导致的动态功耗浪费.首先,设计了模块级自适应时钟门控单元,并通过芯片内部硬件电路来自动监测上述模块是否空闲,模块空闲时时钟关闭,从而消除了不需要的时钟翻转带来的模块内部动态功耗消耗.然后,将自适应时钟门控单元应用于国产处理器Unicore-2中,对其流水线阻塞、FPU和多媒体协处理器空闲的产生进行功耗优化.最后,基于TSMC 65 nm工艺下已流片芯片的网表和寄生参数文件,通过反标芯片的波形获得电路翻转率,并用Prime Time PX工具进行了功耗仿真.仿真结果表明,利用本方法运行Dhrystone,Whestone和Stream叁个典型测试程序时可获得18%~28%的功耗收益,其面积代价可以忽略,并对CPU性能没有影响.(本文来源于《东南大学学报(自然科学版)》期刊2015年02期）
宋灿孔[9]（2015）在《多级门控时钟网络设计优化》一文中研究指出随着集成电路制造工艺的不断缩小,工艺和环境的变化对器件和互连线延时的影响变得越来越明显。在纳米工艺下,工艺和环境的变化通常以片上误差(OCV)的形式出现在多模式多端角(MMMC)的时序签核中。在较大规模的高性能微处理器设计中,由于时钟网络的传播延时较大,片上误差将导致较大的时钟不确定性,成为制约芯片时序收敛的重要因素之一。增加时钟网络上公共路径所占的比重是降低片上误差影响的有效方法之一。为降低芯片功耗,当前主流的高性能芯片设计往往会采用门控时钟技术,在时钟路径上添加大量门控时钟单元来关闭不需要开启的寄存器。门控时钟的插入增加了时钟结构的分支,导致时钟公共路径所占的比重锐减,使得片上误差对时序收敛的影响越来越严重。根据40纳米工艺下YHFT-XX高性能微处理器芯片的设计需求,本文针对时钟网络的设计优化开展了以下几个方面的研究:一、分析了纳米工艺下的片上误差(OCV)、PVT组合及门控时钟等因素对时钟网络性能的影响。为了时序签核的可靠性,引入片上误差因素的多模式多端角时序分析方法增大了时钟网络的不确定性,而多级门控时钟逻辑的插入,增加了时钟网络设计的复杂度,减少了时钟公共路径所占比重,导致时序收敛的难度进一步增大。二、为了减少多级门控时钟设计的时钟偏差,增加时钟公共路径所占比重,本文提出叁个算法依次对时钟结构进行优化:首先采用门控时钟使能逻辑的重组算法,将多级门控时钟合并为一级;其次搜索合并新增的冗余逻辑门组;然后对扇出较大的门控时钟进行复制。优化之后的时钟结构只剩下一级门控时钟,且每个门控时钟控制的时钟叶节点更加均衡,非常有利于增加公共路径所占比重。叁、分析对比了常用的时钟拓扑结构,设计实现了一种基于mesh结构和平衡树的混合时钟树结构。这种结构结合了mesh和平衡树两种拓扑结构的优点,能最大程度增加时钟公共路径所占的比重,从而减小时钟网络的偏差,有利于芯片设计的时序收敛。本文将时钟结构优化应用到YHFT-XX内核的物理设计过程中,然后使用工具自动进行时钟树综合,与原时钟结构相比,同一条路径的时钟偏差减小了21.7%,时序违反减少了19.7%。然后对优化后的时钟结构进行混合时钟树综合,与工具自动进行时钟树综合相比,同一条路径时钟偏差进一步减小39.3%,时序违反进一步减小12.6%。时钟结构优化和混合时钟树的应用减少了多级门控时钟设计的时钟偏差,时序得到优化。(本文来源于《国防科学技术大学》期刊2015-03-01）
孙旭[10]（2015）在《40Gbps高速串行接口控制器门控时钟自动优化关键技术研究与实现》一文中研究指出传统综合工具能够自动识别并插入组合逻辑门控时钟单元,然而,即便在组合逻辑门控时钟优化后,仍可以通过数据流水分析来寻找更多的门控机会,以减少时钟信号所驱动的寄存器以及寄存器下游逻辑的动态功耗。实际情况是,跨寄存器域数据流水分析需要有相当经验的硬件设计师,通过分析多个时钟周期的数据流水行为来决定哪些寄存器可以在什么条件下被选通。这种方法不仅耗时耗力,而且容易出错,因此,门控时钟逻辑的自动优化显得尤为必要。本文从RTL级跨寄存器域的门控时钟逻辑优化入手,深入研究了跨寄存器域数据流水分析技术以及时序电路门控时钟逻辑自动优化关键技术,并将其应用于40Gbps高速串行接口控制器,以期最大程度地利用门控时钟技术来降低控制器芯片的动态功耗。本文主要工作包括:1、深入研究跨寄存器域数据流水分析以及时序电路门控时钟逻辑优化关键技术。详细介绍了基于后向追溯的可观测性时序电路门控时钟(OBS)优化技术和基于前向追溯的稳态输入时序电路门控时钟(STB)优化技术;同时,阐述了门控时钟能效的概念,用以衡量门控时钟逻辑的好坏。3、运用时序电路门控时钟逻辑优化技术的自动实现方法,对40Gbps高速串行接口控制器芯片进行RTL级门控时钟逻辑的自动优化;详细分析并对比优化前后设计各方面性能,分析优化后的设计在门控时钟率和门控时钟能效等方面的改善;并对优化后的设计进行等价性检查及功能仿真,以期验证其功能正确性。4、采用传统的后端设计流程,对控制器进行综合、布局布线,并分析比较优化前后设计的时序、面积以及单元密度等性能指标;对优化前后的设计进行版图级动态功耗分析,通过对比来证明时序电路门控时钟逻辑的优化对40Gbps高速串行接口控制器芯片带来的功耗方面的好处。结果表明,在保证时序、面积以及单元密度等指标没有恶化的前提下,门控时钟逻辑的自动优化为40Gbps控制器带来了高达约24%的功耗节省。(本文来源于《国防科学技术大学》期刊2015-03-01）
门控时钟论文开题报告
（1）论文研究背景及目的
此处内容要求：
首先简单简介论文所研究问题的基本概念和背景，再而简单明了地指出论文所要研究解决的具体问题，并提出你的论文准备的观点或解决方法。
写法范例：
随着半导体工艺的特征尺寸不断减小,器件开始出现了短沟道效应。该效应使得器件在亚阈值时漏电流增大,并且使器件的阈值电压也随之降低,最终导致器件组成的芯片功耗增大和性能下降。为了达到提高芯片性能和降低功耗的目的,台积电、叁星、格罗方德等代工厂纷纷研发出了16/14nm、7nm工艺。先进工艺给设计人员带来了更大的设计灵活度,使得他们可以设计更复杂和性能更好的芯片。但先进工艺也给物理设计的时序收敛和布局布线带来了巨大的挑战。本论文主要研究的是基于14nm FinFET工艺的后端物理设计中交叉结构的布线拥塞及多点时钟树结构下门控时钟时序问题。本文针对14nm工艺对物理设计的时序收敛和布局布线带来的挑战,特别是交叉结构(crossbar)的布线拥塞和多点时钟树结构下的门控时钟时序问题,提出了一种有效的解决方法。并以一个位于大型SOC芯片中的百万门子模块的物理实现为例,验证所提方案的有效性。对于交叉结构的布线拥塞问题,是通过结构式布局的方法,对交叉结构进行了重新排列,解决了交叉结构因布线拥塞问题而引起的时序和设计规则违例问题。仿真结果表明在进行结构式布局后,交叉结构模块的时序违例的负总量(TNS:Total Negative Slack)在typical模式下,从-29ns降低到-1.7ns,最差时序违例量(WNS:Worst Negative Slack)从-53ps减少到-38ps,总设计规则检查(DRC:Design Rule Check)违例数目从7094减少到352,交叉结构模块的总绕线长度从772076μm下降到442066μm。对于多点时钟下的门控时钟时序违例问题,本论文通过对门控时钟控制逻辑寄存器位置的优化,改善因门控时钟位置不合理而引发的时序违例问题。在进行门控时钟的优化后,门控时钟的总体TNS在typical模式下由-5.6ns降到了-4.8ns,WNS由-135ps下降到了-45ps。实验结果验证了所提方案的有效性。
（2）本文研究方法
调查法：该方法是有目的、有系统的搜集有关研究对象的具体信息。
观察法：用自己的感官和辅助工具直接观察研究对象从而得到有关信息。
实验法：通过主支变革、控制研究对象来发现与确认事物间的因果关系。
文献研究法：通过调查文献来获得资料，从而全面的、正确的了解掌握研究方法。
实证研究法：依据现有的科学理论和实践的需要提出设计。
定性分析法：对研究对象进行“质”的方面的研究，这个方法需要计算的数据较少。
定量分析法：通过具体的数字，使人们对研究对象的认识进一步精确化。
跨学科研究法：运用多学科的理论、方法和成果从整体上对某一课题进行研究。
功能分析法：这是社会科学用来分析社会现象的一种方法，从某一功能出发研究多个方面的影响。
模拟法：通过创设一个与原型相似的模型来间接研究原型某种特性的一种形容方法。
门控时钟论文参考文献
[1].朱涛涛,项晓燕,陈晨,孟建熠,严晓浪.面向宽电压应用的容错时钟门控单元设计[J].浙江大学学报(工学版).2018
[2].周晓阳.14nm物理设计中交叉结构布线拥塞及多点时钟树门控时钟时序问题的研究[D].华南理工大学.2018
[3].汪国平.数字集成电路门控时钟可靠性研究[J].科学技术创新.2018
[4].陈寿面,李小进.NBTI效应对时钟树门控时钟偏移的影响[J].集成电路应用.2017
[5].姬强.基于时钟门控技术对内存控制模块的RTL级功耗优化[D].西安电子科技大学.2017
[6].喻贤坤,姜爽,王磊,王莉,彭斌.数字集成电路门控时钟可靠性研究[J].电子技术应用.2017
[7].任力争.基于数据驱动的时钟门控技术的物理实现[D].东南大学.2016
[8].卜爱国,余翩翩,吴建兵,单伟伟.基于自适应门控时钟的CPU功耗优化和VLSI设计[J].东南大学学报(自然科学版).2015
[9].宋灿孔.多级门控时钟网络设计优化[D].国防科学技术大学.2015
[10].孙旭.40Gbps高速串行接口控制器门控时钟自动优化关键技术研究与实现[D].国防科学技术大学.2015