导读:本文包含了延迟锁定环论文开题报告文献综述及选题提纲参考文献，主要关键词:延迟锁定环,延迟单元,可变延迟线,全差分结构
延迟锁定环论文文献综述
王晶楠[1]（2019）在《一种可编程数字延迟锁定环的研究与设计》一文中研究指出延迟锁定环(Delay Locked Loop,DLL)作为一种时钟生成电路,相比于锁相环(Phase Locked Loop,PLL),其具有结构简单、相位误差不积累、环路稳定性强、噪声灵敏度高、输出抖动低的优点,同时还具备稳定性和运行性能不受温度、工作电压和制造过程等因素影响的特点,已被广泛用于相位同步、时钟去歪斜和多相时钟获取等领域中,成为当今超大规模集成电路(Very Large Scale Integration Circuit,VLSI)设计中不可或缺的一部分。近年来,随着集成电路技术的发展,用户对功耗、片上时钟频率、锁定时间和抗干扰性等方面需求的逐渐提升,使得工作频率范围宽、抖动小、功耗低的高性能可编程DLL电路的研发成为VLSI设计领域的研究热点之一。本文在总结其它设计的基础上,拟解决现有DLL结构的不足、拓宽其工作频率范围并提高系统抗干扰能力,以适应高性能DLL应用需求。以某国产可编程逻辑门阵列(Field Programmable Gate Array,FPGA)的研制为背景,基于GF28nm标准CMOS工艺,采用全定制设计方法,提出一款具有工作频率范围宽、功耗低等特点的高性能可编程DLL电路结构。本文具体内容如下:首先,阐述了DLL的研究现状及发展趋势,对DLL的工作原理和性能参数做了分析讨论,并针对叁大类已有DLL电路结构原理深入研究,从电路结构、适用范围的角度对比性能优劣。其次,根据系统需求,提出设计指标,构建DLL系统架构。通过加入数字移相器,提高了电路整体性能。详细分析和研究了复位、可变相移、固定相移、时钟去歪斜等主要功能。再次,基于对DLL电路功能和设计指标的分析,详细阐述各功能模块电路的设计过程,并完成电路的前仿真,验证其功能正确性。最后,对所提出的可编程数字DLL结构进行版图布局设计和后仿真,并对前、后仿真结果进行了分析和比较。仿真结果表明,在1.0V标准工作电压下,延迟精度92ps。可管理的时钟信号频率范围为19MHz~500MHz,系统总功耗仅为15.42mW,总体布局面积为432μm×144μm,其性能指标完全满足FPGA芯片的系统需求。本文的研究创新点如下:(1)通过分析现有几种延迟单元的原理和优缺点,提出一种使用交叉耦合负载的全差分结构延迟单元。该结构提高了延迟线对电源和衬底耦合等环境噪声的抗干扰能力,同时保证获得较大的输出摆幅和更陡的信号边沿。采用差分时钟有助于减少输出时钟的抖动和占空比失真,从而比单端信号产生更低的功耗、拥有更快的速度。(2)以提高DLL系统输出时钟的灵活性为目标,提出了一种应用于高性能DLL的可配置全差分结构等占空比整数半整数分频器。基于周期插入的思想,采用差分时钟信号周期插入及脉冲展宽的方法,设计了一种互锁的差分电路结构。相比于传统方法分频器,本分频器具有工作频率范围宽、抗干扰性好、可实现等占空比等优点。(本文来源于《辽宁大学》期刊2019-04-01）
郑晨,席晓莉,宋忠国[2]（2018）在《基于延迟锁定环跟踪对消技术的穿墙雷达杂波抑制》一文中研究指出穿墙雷达成像中,墙体反射波等杂波严重影响成像效果.针对现有子空间技术等方法在去杂波同时会对目标信息造成消减这一问题,本文采用M序列雷达,提出一种多级延迟锁定环路技术.该方法对墙体反射波、直达波等强杂波时延分别进行准确估计,重建干扰杂波信号并从入射信号中消减,实现对杂波干扰的有效抑制,可以广泛的应用于执法、救援及反恐等各领域.结果表明,与平均消去、子空间杂波抑制技术对比,在不同噪声环境下,本方法均能够有效的抑制干扰,图像改善因子分别提高了1~6d B,目标成像效果得到大幅度改善.(本文来源于《电子学报》期刊2018年09期）
李威[3]（2018）在《FPGA内嵌数字可编程延迟锁定环设计技术研究》一文中研究指出全数字控制实现的延迟锁定环DLL(Delay Locked-loop)电路,具有易于工艺集成、电路实现简单、无累积相位差、对温度和电源噪声不敏感等优点。基于SRAM配置,设计并实现可编程的内嵌于FPGA的DLL。通过剖析电路结构,对延迟单元、移相器、鉴相器、可编程控制器、输出占空比调整等单元模块进行分析和设计,使电路具有可编程移相、分频和倍频等功能。在0.22μm CMOS工艺模型下,工作频率可达300MHz。所设计的DLL是一款多功能可编程通用DLL,其功能涵盖了DLL的所有应用模式,适于嵌入FPGA芯片中,通过对其编程,可满足不同的FPGA用户对DLL的不同功能需求。(本文来源于《微处理机》期刊2018年04期）
康裕航[4]（2017）在《倍频延迟锁定环的研究与设计》一文中研究指出锁相技术在无线收发器、传输接口、微处理器等领域,有着广泛的应用。包括锁相环(Phase-Locked Loop)、串行/解串器(SerDes)、时钟与数据恢复(Clock andDataRecovery)电路在内的一系列电路的设计一直是国内外各高校、研究机构以及企业研究的热点。近年来,随着物联网技术以及半导体技术的快速发展,各种微处理器的运算能力越来越强,数字设备之间的数据交换速度越来越快,如何在提高速度的同时保障数据传输的可靠性,是一个值得研究的问题。在许多应用中,高速串行接口已经逐渐取代了传统的并行接口。在高速串行通信接口中常常使用锁相环来产生高频率的时钟信号,但锁相环本身的抖动积累问题增加了输出时钟上的抖动,限制了数据传输的速度。延迟锁定环(Delay-Locked Loop)具有比锁相环更好的抖动性能,因此在一些对时钟抖动性能要求更高的应用中,延迟锁定环通常是一个更好的选择,但因其无法像锁相环那样灵活地实现频率倍增的功能,它的应用受到了一定的限制。本文在对锁相环、延迟锁定环这两种常见锁相电路进行分析与比较的基础上,介绍了一种将二者优势相结合的新型锁相技术——倍频延迟锁定环(Multiplying Delay-Locked Loop),它克服了传统锁相环电路存在抖动积累的问题,同时保留了其能够灵活实现倍频的特性。随后,本文对一种倍频延迟锁定环电路的工作原理和结构进行了详细地分析,给出了 0.18μm标准CMOS工艺下整体电路从原理图到版图的设计,所设计的倍频延迟锁定环的倍频比为7,可捕获的输入参考频率范围为 25MHz 到 100MHz。本文的最后,给出了电路的仿真结果。仿真结果表明,当工艺参数、电源电压、温度在一定范围内变化时,所设计的MDLL电路均能稳定工作。当输入100MHz的参考时钟信号时,输出时钟频率为700MHz,抖动的峰峰值小于26ps。(本文来源于《北京交通大学》期刊2017-06-25）
刘小汇,李峥嵘,欧钢[5]（2015）在《卫星导航接收机延迟锁定环鉴相器有限字长分析》一文中研究指出码相位鉴别器作为延迟锁定环的主要组成部分,其性能直接影响了接收机伪码的跟踪精度。针对输入信号有限字长效应对鉴相器性能的影响,提出一种新的基于信号统计特性的分析方法,分析了归一化早迟幅度鉴相器输入信号有限字长对输出性能的影响。理论分析和仿真结果表明,字长效应在输入信号高信噪比下比低信噪比时明显,随着信噪比的增加,由有限字长导致的伪码跟踪精度损失将增加,而当输入信号采用4bit以上的量化时,字长效应对伪码跟踪性能的影响将可忽略。该结论可用于指导接收机低功耗小型化设计。(本文来源于《国防科技大学学报》期刊2015年03期）
宋慧滨,梁雷,王永平,李菲,孙伟峰[6]（2015）在《基于延迟锁定环技术的数字脉宽调制器的设计与实现》一文中研究指出介绍了一种新型的基于数字延迟锁定环DLL(Delay Lock Loop)技术的混合数字脉宽调制器DPWM(Digital Pulse Width Modulator)结构,该结构用可编程延迟单元PDU(Programmable Delay Unit)构成延迟线,通过DLL调节算法,动态地调整PDU的延迟时间,从而消除了延迟线的延迟时间受工艺、温度、工作电压的影响,提高了PWM的调节线性度,适用于数字控制开关式电源SMPS(Switched-Mode Power Supply),可以大幅度的提升系统的性能。同时,此种结构的DPWM适合FPGA验证和流片实现。采用CMOS 0.18μm工艺对所提出的结构进行了设计与实现,DPWM占用面积0.045 7 mm2,芯片测试结果非常好,可以进行工程应用。(本文来源于《电子器件》期刊2015年02期）
胡辉,张雪丽,方玲,杨德进,欧敏辉[7]（2015）在《基于卡尔曼滤波的多径估计延迟锁定环算法》一文中研究指出针对多径估计延迟锁定环(MEDLL-Multipath Estimating Delay Lock Loop)算法所需相关器数量大,并在低信噪比时难以保证多径抑制效果的问题,提出了基于卡尔曼滤波(KF)的多径估计延迟锁定环算法。该算法首先用KF对相关器输出进行噪声抑制,然后用MEDLL来估计多径信号的幅度、相位和码延迟等参数,通过消除多径信号来得到直达信号。仿真结果表明:当采用41路相关器时,K-MEDLL算法比MEDLL算法的伪码误差减小了0.16chip,这比采用了201路相关器的MEDLL算法的伪码误差还少0.08chip;当信噪比为-30dB时,MEDLL算法的多径误差包络变化剧烈,最大误差为0.48chip,K-MEDLL的多径包络误差比较平缓,最大误差为0.08chip。(本文来源于《探测与控制学报》期刊2015年01期）
汪雨雯,叶凡,任俊彦[8]（2014）在《一种应用于时间交织模数转换器的低抖动延迟锁定环》一文中研究指出设计了一种适用于时间交织模数转换器的低抖动延迟锁定环,实现了12相时钟输出和6倍频输出功能.论文提出了一种基于信号通路切换的鉴频鉴相器,有效减小了工艺、电压、温度等对延迟锁定环性能的影响,优化了环路的抖动性能.延迟锁定环采用65 nm CMOS工艺设计,芯片面积90μm×110μm,版图仿真验证其工作频率范围40~110 MHz,电路整体功耗1.6 mW,锁定时间小于1.2μs,均方根抖动为8.1 ps,可满足模数转换器对时钟的要求.论文所采用的切换型鉴频鉴相器,相比于传统的鉴频鉴相器,其输出时钟的均方根抖动减小了19.3 ps.(本文来源于《复旦学报(自然科学版)》期刊2014年03期）
汪雨雯[9]（2014）在《应用于时间交织模数转换器的延迟锁定环时钟发生器研究与设计》一文中研究指出近几十年来,数字技术得到了飞速发展,数字电路的功能越来越丰富,同时速度也越来越快。在这样一个数字化信息时代,模数转换器作为模拟信号与数字信号间的桥梁,也面临着高速高精度的挑战。为了在高速应用场合中提高时间交织模数转换器的整体转换精度,提高采样时钟精度是一种有效的手段。作为时钟发生器的主流结构,延迟锁定环时钟发生器在时钟电路中有着广泛的应用。本文对延迟锁定环时钟发生器的基本原理和实现方案展开了深入的研究。文章首先阐述了时钟发生器在时间交织模数转换器中所处的位置,根据模数转换器的应用要求推导了时钟发生器的性能指标,然后详细分析了延迟锁定环时钟发生器的噪声特性以及静态相位误差特性。在后续的章节中,对延迟锁定环路中包含的模块电路进行对比,分析和总结了现有的实现和改进方案。从延迟锁定环中的静态相位误差问题出发,文章提出了一种新的针对性优化方案,并在TSMC 65nm混合信号CMOS工艺下,以这一方案为基础设计和实现了一个可用于12通道6-bit600-MS/s时间交织ADC中的延迟锁定环时钟发生器。文章详细介绍了延迟锁定环中各模块电路的设计,着重说明了鉴频鉴相器、压控延时链、电荷泵这几个模块的设计。文章最后给出了时钟发生器电路的测试结果,并与国际上已发表的结果进行了比较。当输入时钟为50MHz时,时钟发生器消耗功耗1.71mW,输出时钟均方根抖动为27.5ps,相对输出时钟均方根抖动为2.97。,输出时钟在1kHz频偏处的相位噪声为—91dBc/Hz,1MHz频偏处的相位噪声为—109dBc/Hz,与参考文献的结果相当。测试中上述针对性优化方案使时钟发生器输出时钟的相对抖动减小了4.29。。(本文来源于《复旦大学》期刊2014-05-15）
解宝同,杜蘅,杨世坤,杨国伟,木土森[10]（2013）在《一种与本底噪声无关的延迟锁定环鉴别器》一文中研究指出基于代数方法和PN码相关函数几何图形分析,提出一种与本底噪声完全无关的延迟锁定环鉴别器D NELE_FN,彻底解决了传统延迟锁定环鉴别器与本底噪声有关的问题。D NELE_FN鉴别器无需增加硬件和计算量,对消了环路本底噪声,充分利用了包络P的信噪比比包络E和包络L信噪比高的特性,提高了码环路的跟踪测量精度,进而提高了GNSS接收机的定位精度;同时,有助于GNSS接收机更抗差地跟踪弱信号,获得的码相位量测量和接收机定位解具有更高的可用性(本文来源于《现代雷达》期刊2013年11期）
延迟锁定环论文开题报告
（1）论文研究背景及目的
此处内容要求：
首先简单简介论文所研究问题的基本概念和背景，再而简单明了地指出论文所要研究解决的具体问题，并提出你的论文准备的观点或解决方法。
写法范例：
穿墙雷达成像中,墙体反射波等杂波严重影响成像效果.针对现有子空间技术等方法在去杂波同时会对目标信息造成消减这一问题,本文采用M序列雷达,提出一种多级延迟锁定环路技术.该方法对墙体反射波、直达波等强杂波时延分别进行准确估计,重建干扰杂波信号并从入射信号中消减,实现对杂波干扰的有效抑制,可以广泛的应用于执法、救援及反恐等各领域.结果表明,与平均消去、子空间杂波抑制技术对比,在不同噪声环境下,本方法均能够有效的抑制干扰,图像改善因子分别提高了1~6d B,目标成像效果得到大幅度改善.
（2）本文研究方法
调查法：该方法是有目的、有系统的搜集有关研究对象的具体信息。
观察法：用自己的感官和辅助工具直接观察研究对象从而得到有关信息。
实验法：通过主支变革、控制研究对象来发现与确认事物间的因果关系。
文献研究法：通过调查文献来获得资料，从而全面的、正确的了解掌握研究方法。
实证研究法：依据现有的科学理论和实践的需要提出设计。
定性分析法：对研究对象进行“质”的方面的研究，这个方法需要计算的数据较少。
定量分析法：通过具体的数字，使人们对研究对象的认识进一步精确化。
跨学科研究法：运用多学科的理论、方法和成果从整体上对某一课题进行研究。
功能分析法：这是社会科学用来分析社会现象的一种方法，从某一功能出发研究多个方面的影响。
模拟法：通过创设一个与原型相似的模型来间接研究原型某种特性的一种形容方法。
延迟锁定环论文参考文献
[1].王晶楠.一种可编程数字延迟锁定环的研究与设计[D].辽宁大学.2019
[2].郑晨,席晓莉,宋忠国.基于延迟锁定环跟踪对消技术的穿墙雷达杂波抑制[J].电子学报.2018
[3].李威.FPGA内嵌数字可编程延迟锁定环设计技术研究[J].微处理机.2018
[4].康裕航.倍频延迟锁定环的研究与设计[D].北京交通大学.2017
[5].刘小汇,李峥嵘,欧钢.卫星导航接收机延迟锁定环鉴相器有限字长分析[J].国防科技大学学报.2015
[6].宋慧滨,梁雷,王永平,李菲,孙伟峰.基于延迟锁定环技术的数字脉宽调制器的设计与实现[J].电子器件.2015
[7].胡辉,张雪丽,方玲,杨德进,欧敏辉.基于卡尔曼滤波的多径估计延迟锁定环算法[J].探测与控制学报.2015
[8].汪雨雯,叶凡,任俊彦.一种应用于时间交织模数转换器的低抖动延迟锁定环[J].复旦学报(自然科学版).2014
[9].汪雨雯.应用于时间交织模数转换器的延迟锁定环时钟发生器研究与设计[D].复旦大学.2014
[10].解宝同,杜蘅,杨世坤,杨国伟,木土森.一种与本底噪声无关的延迟锁定环鉴别器[J].现代雷达.2013