导读:本文包含了可配置处理器论文开题报告文献综述及选题提纲参考文献，主要关键词:协处理器架构,通信处理器,二维配置,工作模式
可配置处理器论文文献综述
赵旭莹,李桓,王晓琴,王东琳[1]（2018）在《通信专用新型二维可配置协处理器架构研究》一文中研究指出针对当前主流通信协处理器架构存在互连网络功耗较大、调度频繁等问题,提出一种面向通信处理器的新型二维可配置协处理器架构。第一维配置为工作模式和协处理器公共参数配置,由主处理器发起,协处理器实时响应;第二维配置为加速引擎私有参数配置,由主处理器离线完成。通过功耗评估模型,该架构总线互连网络功耗仅为主流通信处理器架构的1/3;对于无线通信标准数据帧处理,总线带宽占用比由6. 88%降到2. 05%。基于此架构,对面向基站的无线通信接收端协处理器进行了设计实现。在数据吞吐方面与TMS320C6670中加速引擎对比,其中viterbi译码器加速比为3. 3,turbo译码器加速比为2. 8,可满足人们不断增长的高速数据传输需求。(本文来源于《哈尔滨工程大学学报》期刊2018年12期）
何泽[2]（2018）在《基于RSA/ECC算法的可配置加解密协处理器》一文中研究指出RSA与ECC加解密算法是非对称加解密技术中基石,也是非对称体制中最为安全与成熟的代表性算法。RSA与ECC不仅在加解密方面有非常高安全性,还能提供数字签名与身份认证等功能。在当下这个对安全性的要求越来越高的时代,密钥位宽因此也变得越来越大,对复杂运算的需求也更加庞大,传统的软件实现已经无法满足高速度与高安全性的要求。因此,硬件化实现非对称的核心算法RSA与ECC具有重要的意义。基于非对称加解密体制,设计了一款可配置的RSA/ECC加解密协处理器。在协议层以上由软件实现,对核心运算采用ASIC实现。首先深入分析了RSA与ECC的各种实现算法,经过比较选择了适合硬件实现的算法。对RSA,模乘层采用经过优化后的Montgomery(蒙哥马利)算法来实现,模幂层采用二进制展开算法实现。对ECC,椭圆曲线使用NIST推荐的基于二进制域GF(2~n)位宽为233的Koblitz曲线,椭圆曲线层采用基于投影坐标系的Montgomery算法实现,有限域层的基础运算分别采用针对硬件优化的算法实现,模逆运算采用基于小费马定理优化后的算法,通过调用有限域上的基础运算来实现模逆。在实现过程中,对硬件资源进行优化,使其在性能方面明显的提高。且对功耗、时序与故障攻击都经过仔细的考虑,有很好的抗旁路攻击特性。在实现过程中,本文首先基于原始算法做了总体框架的设计,然后对硬件实现具体结构进行了优化,再分层分模块完成了RTL级代码的设计。其次,本文设计的配置工具针对面积与速度之间不同的需求,可对位宽,算法以及并行度等方面进行配置。基于可重构/配置计算(Reconfigurable Computing,RC)思想,将设计分为静态可配置与动态可配置两部分。对于静态可配置而言,本文实现了两种方式:1.可通过配置工具进行人机交互,产生相应配置的RTL级代码与仿真环境;2.可对使用Perl实现的脚本进行配置,从而可直接调用相应的模块。对于动态配置而言,大位宽可以向下兼容小位宽,从而减少对资源的浪费。因此,整个设计具有高灵活度的特点。本设计旨在尽量满足各种数据加解密与数字签名中不同应用的不同要求,进而可以直接生成经过验证的Verilog代码,从而大大缩短设计时间,提高产品竞争力。本文对各种不同配置的RSA核与ECC核分别进行了RTL级的设计与验证,列举了各种配置以及并行度的仿真图,并且分析了各个配置下仿真结果的原因。并基于TSMC 28nm的工艺使用DC工具进行了综合,分析不同配置的综合结果。如ECC在全并行的输入下主时钟频率可达到2.38GHz,每秒可实现4×10~6次标量乘。当使用配置工具将RSA算法设置为1024位R-L扫描基2Montgomery全串行时,门资源为21k门,主时钟频率为2.5GHz,每次可达到加解密36000次,一次标量乘仅需27μs,达到最初设计目标。(本文来源于《西安电子科技大学》期刊2018-04-01）
何泽,陈小文[3]（2017）在《可配置RSA协处理器的设计与实现》一文中研究指出本文在研究RSA算法的基础上,采用高基Mentgomery算法和提高并行度的方法来解决RSA算法本身速度慢的问题,实现了一款针对静态配置的配置工具。在位宽层,支持512,1024,2048主流需求位宽的配置。在模幂层,支持R-L扫描算法与L-R扫描算法的配置。在模乘层,支持高基Mentgomery算法与不同并行度的配置。在配置后生成的电路中同样支持对位宽的动态配置。整个RSA协处理器具有高度灵活性与较小面积的特点。在实现过程中,对硬件资源进行优化,使其在性能与抗攻击方面有了明显的提高。本设计旨在尽量满足对各种数字签名和数据加解密中的应用中的不同要求,进而可以直接生成经过验证的Verilog代码,从而大大缩短设计时间,提高产品竞争力。(本文来源于《第二十一届计算机工程与工艺年会暨第七届微处理器技术论坛论文集》期刊2017-08-17）
何健标[4]（2016）在《基于FPGA的可配置FFT处理器》一文中研究指出FFT是常用的数字信号处理方法,论文提出了一种基于FPGA平台的可配置FFT处理器设计方法。该方法采用基2多路延时转接器的流水线结构,由L个可配置的基2运算模块级联组成,不同位置的基2运算模块根据位置配置信息控制数据缓存的读取地址实现基2蝶形运算。FFT处理器基于Verilog语言进行模块化设计,并在Altera公司的Cyclone IV器件上实现。(本文来源于《舰船电子工程》期刊2016年05期）
李振斌,陈小文,李勇[5]（2015）在《可配置多态对称密码协处理器》一文中研究指出可重构密码芯片是利用可重构的硬件逻辑资源,根据不同的应用需求灵活的改变自身的硬件结构,为不同的密码算法提供与之匹配的内部结构和外部特征。由于密码算法具有相对固定的具体模式,相关研究者就提出了分别以空间和时间为基础的可配置处理器结构。本文在前人对对称密码结构的分析总结基础上,提出了自己的配置方法,配置后的密码协处理器可以实现DES、3DES与SM4之间的自由转换,而且每一种密码算法可以配置成全流水线实现和部分流水线两种实现方式,让处理器的性能在相关应用中达到最优。(本文来源于《第十九届计算机工程与工艺年会暨第五届微处理器技术论坛论文集》期刊2015-10-18）
于东[6]（2015）在《高性能可配置FFT处理器研究与实现》一文中研究指出随着电子技术和集成电路技术的飞速发展,数字信号处理已经广泛地应用于通信、信号处理、生物医学以及自动控制等领域中。离散傅立叶变换(DFT)及其快速算法FFT作为数字信号处理中的基本变换,有着广泛的应用。特别是近年来,基于FFT的4G通讯技术ODFM的兴起,进一步推动了对高速FFT处理器的研究。FFT算法诞生于20世纪60年代,经过数十年来的发展与完善,其理论已经趋于成熟,但由于该算法复杂但规律的特性,因此在硬件的实现方面仍值得继续研究。为了适应不同的硬件资源环境和数据量,可以引入并行的思想,通过对并行度的调节来适应不同的场景；同时为了满足越来越高速的应用需求,通过流水线的实现方式使电路可以工作在更高的频率。本文在分析和比较了各种FFT算法后,选择基8算法作为主体,并辅之以基2和基4算法,此外还支持大点数二维FFT算法,使得本文设计可以处理各种长度的输入序列。算法性能方面,在类似的硬件消耗情况下,本文设计的运算时间仅为完全采用基2算法的叁分之一左右,并提高了运算精度。在电路设计方面,本文设计了一种规模仅为1/8个完整基8蝶形运算的轻量化蝶形单元电路,同时采用流水线工作模式,使该电路可以在1GHz工作频率下获得每周期一个数据点的吞吐量。为了方便扩展和裁剪,除控制模块之外的所有电路模块均采用了管线化设计,通过不同数量管线的并行,可以满足不同应用环境下的硬件资源限制和性能需求。为了获得更好的复用性,本文同时设计了与FFT处理器相配合的数据传输模块DMA_PORT。引入该模块后,本文设计在输入输出次序上可以同时支持正序和逆序、IFFT运算以及二维FFT算法的数据搬运工作。为了获得更高精度的结果,除了采用基8算法之外,还对旋转因子的生成进行了优化。在本文的设计中,采用2块容量为8KB的SRAM用于存储常数,相应的电路模块再使用这些常数实时计算出所需的旋转因子。通过优化计算过程和分析对称性,得到旋转因子仅需一次乘法。优化之后,本文设计的信噪比可以达到130dB以上。本文的设计经过功能验证、FPGA验证以及流片后测试,都可以得到正确的计算结果,综合结果显示该设计可以达到1GHz工作频率,满足了高速信号处理的设计要求。(本文来源于《南京大学》期刊2015-05-01）
杨洋[7]（2015）在《可配置32bit定点FFT处理器芯片设计》一文中研究指出快速傅立叶变换(FFT)成为数字信号处理技术的核心技术,已被广泛应用于众多领域。作为离散傅立叶变换(DFT)的一种快速算法,FFT变换使DFT在工程中的应用成为现实。尤其在通迅领域,4G等热门通信技术都是基于OFDM系统,因此,设计出高性能的FFT处理器显得尤为重要。本文主要研究了FFT处理器的ASIC实现方法。首先对FFT变换的常用算法进行了阐述,通过对基2算法,基4算法,基8算法和基23算法的对比,确定了本设计选取基2与基23混合基算法。在此基础上,确定了FFT处理器采用单路径延迟反馈流水线结构。在模块电路设计方面,改进了基23蝶形运算单元的结构,使其可配置实现基2,基4,基8算法。对复数乘法器进行了简化,减少了一个实数乘法器。通过共轭模块的设计,实现了FFT变换与IFFT变换的硬件复用。最后运用Simulink对系统和各模块进行建模验证,确保算法和电路的可行性。本文完成了FFT处理器前端RTL级设计和仿真,基于Altera DE3开发板进行了FPGA验证,DC综合与形式验证,在SMIC 0.13μm工艺下完成版图设计并进行了流片。流片芯片的版图总面积为1.54*1.57mm2。芯片采用了QFP64封装,封装大小为7mm*7mm,引脚数为64。目前,该FFT处理器芯片已经完成测试。在FFT核工作时钟频率为60MHz时,在连续模式下,进行64点FFT运算,处理延时为5.33μs,完成64点FFT运算时间为3.2μs。芯片核心功耗为39 mW。(本文来源于《华中科技大学》期刊2015-01-01）
黄光红,刘冠男[8]（2014）在《可配置多核处理器的调试器模块化分层设计》一文中研究指出针对可配置处理器特点提出一个基于模块化分层设计的调试器架构。该调试器架构具有较好的可复用性和可扩展性,易于移植到其他处理器。本文提出与具体目标机解耦的调试器设计方法,采用具有统一服务接口的目标调试层与具体目标机交互,使用XML格式文件存储目标机信息,通过目标机信息查询模块获取目标机信息。经工程实践表明,本调试器对可配置处理器支持良好。(本文来源于《单片机与嵌入式系统应用》期刊2014年07期）
[9]（2014）在《可配置为四、叁、双或单输出的16A μModule稳压器 为FPGA、ASIC和微处理器供电》一文中研究指出2014年1月13日,凌力尔特公司(Linear Technology Corporation)推出4输出降压型微型模块(μModule悖)稳压器LTM4644,该器件可配置为单输出(16 A)、双输出(12 A、4 A或8 A、8 A)、叁输出(8 A、4 A、4 A)或四输出(每输出4 A)的稳压器。这种灵活性使系统设计师能够依靠一个简单和紧凑的微型模块稳压器满足FPGA、ASIC和微处理器以及其他电路板电路的多种电压和负载电流要求。LTM4644稳压器包括DC/DC控制器、电源开关、电感器和补偿组件,采用9 mm×15 mm×5.01 mm BGA封装。仅需8个外部陶瓷电容器(1206或更小的外壳尺寸)和4个反馈电阻器(0603外壳尺寸)就能调节4(本文来源于《电子技术应用》期刊2014年02期）
罗江华[10]（2013）在《可配置EDGE处理器执行单元的分析与设计》一文中研究指出随着人们对处理器各方面的要求越来越高，传统的超标量处理器因发展受阻而难以为继，分片式处理器结构应运而生，具有块原子性、显式通信等特点的EDGE（Explicit Data Graph Execution）指令集体系结构因为适应分片式处理器而得到广泛应用，采用EDGE指令集体系结构、具有可配置功能的的处理器被称为可配置EDGE处理器，其中，可配置功能是指EDGE处理器能够根据程序或线程的不同而采用不同的物理核数构成逻辑核对其进行处理，所以可配置EDGE处理器具有更高的灵活性、适应性，从而也成为国内外研究热点；由于执行单元是处理器中举足轻重的一环，本文主要针对可配置EDGE处理器的执行单元进行了详细的研究与设计。经典标量、超标量处理器的执行单元通常只包含简单的算术逻辑单元、保留站等结构；EDGE处理器的执行单元除了包含算术逻辑单元外，还包含支持块原子性特点的指令缓冲、状态缓冲、操作数缓冲等结构，以及支持显示通信特点的相应功能结构；可配置EDGE处理器的执行单元除了包含一个特有的支持可配置功能的可配置机制外，它的指令缓冲、状态缓冲、操作数缓冲、算术逻辑单元等结构在数目上与EDGE处理器的执行单元也有区别。可配置EDGE处理器执行单元的可配置机制调整出执行当前程序最合理的物理核数，指令缓冲、状态缓冲、操作数缓冲均包含128个缓冲槽，刚好容纳一个指令块译码后的相应信息，inst_select（指令选择）结构选择出指令块中能够执行的优先级最高的一条指令，这条指令被称为definite指令，inst_read（指令读取）结构从definite指令、两条bypass（旁路）指令中选择出能够执行的优先级的最高一条指令，算数逻辑单元计算出最终选出的一条指令的结果。对设计的可配置EDGE处理器执行单元的具体结构进行了verilog实现、modelsim功能仿真和design compiler综合后，结果表明，所设计的可配置EDGE处理器执行单的具体结构功能正确，能够针对目前资源利用率的情况调整执行程序的物理核数，能够执行一个指令块中优先级最高的一条指令，能够硬件实现，采用smic18工艺库时，能够在235Mhz的频率下工作。(本文来源于《哈尔滨工业大学》期刊2013-07-01）
可配置处理器论文开题报告
（1）论文研究背景及目的
此处内容要求：
首先简单简介论文所研究问题的基本概念和背景，再而简单明了地指出论文所要研究解决的具体问题，并提出你的论文准备的观点或解决方法。
写法范例：
RSA与ECC加解密算法是非对称加解密技术中基石,也是非对称体制中最为安全与成熟的代表性算法。RSA与ECC不仅在加解密方面有非常高安全性,还能提供数字签名与身份认证等功能。在当下这个对安全性的要求越来越高的时代,密钥位宽因此也变得越来越大,对复杂运算的需求也更加庞大,传统的软件实现已经无法满足高速度与高安全性的要求。因此,硬件化实现非对称的核心算法RSA与ECC具有重要的意义。基于非对称加解密体制,设计了一款可配置的RSA/ECC加解密协处理器。在协议层以上由软件实现,对核心运算采用ASIC实现。首先深入分析了RSA与ECC的各种实现算法,经过比较选择了适合硬件实现的算法。对RSA,模乘层采用经过优化后的Montgomery(蒙哥马利)算法来实现,模幂层采用二进制展开算法实现。对ECC,椭圆曲线使用NIST推荐的基于二进制域GF(2~n)位宽为233的Koblitz曲线,椭圆曲线层采用基于投影坐标系的Montgomery算法实现,有限域层的基础运算分别采用针对硬件优化的算法实现,模逆运算采用基于小费马定理优化后的算法,通过调用有限域上的基础运算来实现模逆。在实现过程中,对硬件资源进行优化,使其在性能方面明显的提高。且对功耗、时序与故障攻击都经过仔细的考虑,有很好的抗旁路攻击特性。在实现过程中,本文首先基于原始算法做了总体框架的设计,然后对硬件实现具体结构进行了优化,再分层分模块完成了RTL级代码的设计。其次,本文设计的配置工具针对面积与速度之间不同的需求,可对位宽,算法以及并行度等方面进行配置。基于可重构/配置计算(Reconfigurable Computing,RC)思想,将设计分为静态可配置与动态可配置两部分。对于静态可配置而言,本文实现了两种方式:1.可通过配置工具进行人机交互,产生相应配置的RTL级代码与仿真环境;2.可对使用Perl实现的脚本进行配置,从而可直接调用相应的模块。对于动态配置而言,大位宽可以向下兼容小位宽,从而减少对资源的浪费。因此,整个设计具有高灵活度的特点。本设计旨在尽量满足各种数据加解密与数字签名中不同应用的不同要求,进而可以直接生成经过验证的Verilog代码,从而大大缩短设计时间,提高产品竞争力。本文对各种不同配置的RSA核与ECC核分别进行了RTL级的设计与验证,列举了各种配置以及并行度的仿真图,并且分析了各个配置下仿真结果的原因。并基于TSMC 28nm的工艺使用DC工具进行了综合,分析不同配置的综合结果。如ECC在全并行的输入下主时钟频率可达到2.38GHz,每秒可实现4×10~6次标量乘。当使用配置工具将RSA算法设置为1024位R-L扫描基2Montgomery全串行时,门资源为21k门,主时钟频率为2.5GHz,每次可达到加解密36000次,一次标量乘仅需27μs,达到最初设计目标。
（2）本文研究方法
调查法：该方法是有目的、有系统的搜集有关研究对象的具体信息。
观察法：用自己的感官和辅助工具直接观察研究对象从而得到有关信息。
实验法：通过主支变革、控制研究对象来发现与确认事物间的因果关系。
文献研究法：通过调查文献来获得资料，从而全面的、正确的了解掌握研究方法。
实证研究法：依据现有的科学理论和实践的需要提出设计。
定性分析法：对研究对象进行“质”的方面的研究，这个方法需要计算的数据较少。
定量分析法：通过具体的数字，使人们对研究对象的认识进一步精确化。
跨学科研究法：运用多学科的理论、方法和成果从整体上对某一课题进行研究。
功能分析法：这是社会科学用来分析社会现象的一种方法，从某一功能出发研究多个方面的影响。
模拟法：通过创设一个与原型相似的模型来间接研究原型某种特性的一种形容方法。
可配置处理器论文参考文献
[1].赵旭莹,李桓,王晓琴,王东琳.通信专用新型二维可配置协处理器架构研究[J].哈尔滨工程大学学报.2018
[2].何泽.基于RSA/ECC算法的可配置加解密协处理器[D].西安电子科技大学.2018
[3].何泽,陈小文.可配置RSA协处理器的设计与实现[C].第二十一届计算机工程与工艺年会暨第七届微处理器技术论坛论文集.2017
[4].何健标.基于FPGA的可配置FFT处理器[J].舰船电子工程.2016
[5].李振斌,陈小文,李勇.可配置多态对称密码协处理器[C].第十九届计算机工程与工艺年会暨第五届微处理器技术论坛论文集.2015
[6].于东.高性能可配置FFT处理器研究与实现[D].南京大学.2015
[7].杨洋.可配置32bit定点FFT处理器芯片设计[D].华中科技大学.2015
[8].黄光红,刘冠男.可配置多核处理器的调试器模块化分层设计[J].单片机与嵌入式系统应用.2014
[9]..可配置为四、叁、双或单输出的16AμModule稳压器为FPGA、ASIC和微处理器供电[J].电子技术应用.2014
[10].罗江华.可配置EDGE处理器执行单元的分析与设计[D].哈尔滨工业大学.2013