导读:本文包含了逐次逼近寄存器论文开题报告文献综述及选题提纲参考文献，主要关键词:低功耗,逐次逼近寄存器,模数转换器
逐次逼近寄存器论文文献综述
丁召明,周雄,李强[1]（2018）在《低功耗逐次逼近寄存器模数转换器综述》一文中研究指出总结了低功耗逐次逼近寄存器模数转换器代表性技术及解决方案的最新研究进展。这些模数转换器采用的结构包括有采样开关信号泵升结构、电容阵列翻转结构、低功耗比较器结构等。从逐次逼近寄存器模数转换器各模块设计的角度,介绍了各种改进的新技术。介绍了预量化技术和旁路窗技术。这两种技术通过优化电路结构和增加辅助电路,实现模数转换器的低功耗。该综述为设计者了解新的低功耗逐次逼近型模数转换器研究提供了有益参考。(本文来源于《微电子学》期刊2018年03期）
[2]（2016）在《Linear高精度32位逐次逼近寄存器型模数转换器LTC2508-32》一文中研究指出凌力尔特公司(Linear Technology Corporation)推出高精度32位逐次逼近寄存器(SAR)型模数转换器(ADC)LTC2508-32。许多高性能应用(包括数据采集、工业控制和医疗仪表)均要求准确度和速度。这通常是通过在同一个系统中采用一个高分辨率ΔΣADC和一个高速SAR ADC来实现。LTC2508-32通过同时提供一个32位低噪声数字滤波输出和一个14位1Msps无延迟输出简化了此类混合ADC系统设计。由于这些输出是从单个32位SAR ADC内核产生,因此高准确度和高(本文来源于《世界电子元器件》期刊2016年07期）
赵川,唐宁,翟江辉[3]（2015）在《用于SAR ADC中的双通道逐次逼近寄存器的设计与实现》一文中研究指出完成逐次逼近逻辑的逐次逼近寄存器(SAR)在逐次逼近模数转换器(ADC)中的设计相当重要,它控制着整个SAR ADC的正常运行。提出一种新型且结构简单、能在一次AD转换中基于同一组时钟序列信号同时完成两路12 bit数据(即24 bit数据)信号的逐位逼近转换和存储的无冗余码SAR结构。基于CSMC 0.5μm CMOS工艺采用全原理图输入的方法来实现,最大程度地简化了电路结构和面积,效率高且开关功耗可降到最小。(本文来源于《微型机与应用》期刊2015年10期）
居水荣,魏天尧,朱樟明[4]（2015）在《超低功耗逐次逼近寄存器型模数转换器的设计》一文中研究指出采用逐次逼近方式设计了一个12 bit的超低功耗模数转换器(ADC)。为减小整个ADC的芯片面积、功耗和误差,提高有效位数(ENOB),在整个ADC的设计过程中采用了一种改进的分段电容数模转换器(DAC)阵列结构。重点考虑了同步时序产生电路结构,对以上两个模块的版图设计进行了精细的布局。采用0.18μm CMOS工艺,该ADC的信噪比(SNR)为72 d B,有效位数(ENOB)为11.7 bit,该ADC的芯片面积只有0.36 mm2,典型的功耗仅为40μW,微分非线性误差小到0.6 LSB、积分非线性误差只有0.63 LSB。整个ADC性能达到设计要求。(本文来源于《半导体技术》期刊2015年03期）
徐太龙,薛峰,蔡志匡,郑长勇[5]（2014）在《快速全数字逐次逼近寄存器延时锁定环的设计》一文中研究指出全数字延时锁定环在现代超大规模系统芯片集成中具有重要的作用,用于解决时钟偏差和时钟生成问题。传统的全数字逐次逼近寄存器延时锁定环存在谐波锁定、死锁和锁定时间比理论时间长的问题。为此,通过改进逐次逼近寄存器的电路结构,采用可复位数控延时线,设计一种改进型宽范围全数字逐次逼近延时锁定环,以解决谐波锁定和死锁问题。基于中芯国际0.18μm CMOS数字工艺,实现一个6位全数字逐次逼近寄存器延时锁定环。仿真结果表明,最长锁定时间为6个输入时钟周期,验证了所提方法的正确性。(本文来源于《计算机工程》期刊2014年04期）
刘韦韦[6]（2012）在《新型逐次逼近寄存器延时锁定环的设计》一文中研究指出随着CMOS工艺技术的不断发展,芯片的集成度逐渐增大,芯片面积也在随着变小,许多的功能模块都被集成在一个芯片上,而且工作频率也达到了吉赫兹。在这种情况下,时钟偏差成为数字系统中一个重要问题,因此延时锁定环被广泛地用来解决由时钟偏差产生的各种问题。延时锁定环分为全数字、全模拟、数模混合的叁种,这叁种类型的锁定环各有优点和弊端。其中数字延时锁定环对工艺、温度、电压(PTV)等外界因素影响的抵抗能力较强,而且锁定速度较快,易于集成,相对于全模拟和混合式的锁定环来说,采用全数字延时锁定环进行低压、低功耗的设计是最佳选择,但是它具有相位差较大的缺点。模拟延时锁定环锁定的输入信号和输出信号之间的相位差较小,原因是因为它采用的是可调压控延时线,由于模拟延时锁定环采用全定制设计,所以它的面积和功耗相对来说很小,但它抵抗工艺、温度、电压(PTV)的能力弱。混合延时锁定环集数字延时锁定环和模拟延时锁定环的优点于一身,但是数字信号对模拟信号存在干扰,这样混合延时锁定环难于实现。对于低压、低功耗的设计应该采用全数字延时锁定环,全数字延时锁定环的这个优点使得它被广泛的应用。全数字延时锁定环又分为逐次逼近寄存器延时锁定环、移位寄存器延时锁定环、计数器延时锁定环,这叁种类型的延时锁定环中逐次逼近寄存器延时锁定达到锁定状态所需的时间最少。传统逐次逼近寄存器延时锁定环存在死锁、谐波锁定和所需锁定时间长的问题,传统的延时锁定环的延时线是利用延时单元构成的,而所以本文设计的延时锁定环的数控延时线是采用可复位延时单元来构成,所谓的可复用延时单元是指参考时钟在进入延时线之前应该对延时线上的延时单元进行复位操作,由于延时单元被复位后使得延时线不存在任何的干扰信号,所以得到的反馈时钟信号才能及时正确的反映出参考时钟在延时线中的情况,即可以反映出延时线对时钟信号存在怎样的影响,所以这样能使输入时钟和寄存器控制器两者有相同的工作频率,此外还可以加快锁定速度使其达到理论值和消除谐波锁定；新型逐次逼近寄存器延时锁定环电路中增加了重启电路来解决死锁问题。本文使用电子设计自动化工具VCS、DC和ICC等搭建平台,采用中芯国际SMIC的CMOS0.18um1P6M工艺,利用SPICE仿真器HSIM对设计的电路通过ICC自动化工具进行布局布线生成的版图进行晶体管级的仿真,通过使用这些电子设计自动化工具进行仿真验证来证明对传统逐次逼近寄存器延时锁定环改进的正确性。(本文来源于《安徽大学》期刊2012-05-01）
徐雷[7]（2012）在《宽范围全数字逐次逼近寄存器延时锁定环的设计》一文中研究指出随着半导体工艺的快速发展,芯片中集成的CMOS晶体管数量已经多达23亿个,向着系统芯片发展。系统芯片对工作频率的要求也越来越高,在工作频率已经达到吉赫兹的时代,时钟偏差无疑成为其前进路上的绊脚石。延时锁定环被广泛地用在各类集成电路中,以期望最大限度地减少时钟偏差。目前全数字延时锁定环主要分为叁类,分别为移位寄存器延时锁定环、计数器延时锁定环和逐次逼近寄存器延时锁定环。逐次逼近寄存器延时锁定环因其锁定速度快被备受设计人员的青睐。传统逐次逼近寄存器延时锁定环虽然锁定速度快,但是由于其采用了差分式延时单元,即使数据从快速传输路径传输,也存在着一个固定的延时,并且数据从慢速传输路径和快速传输路径所用的时间差不是很大,使得传统逐次逼近寄存器延时锁定环存在着锁定范围窄的缺点；同时,差分式延时单元采用了定制的电容元件,使得其设计不方便。本论文研究的重点是在传统逐次逼近寄存器延时锁定环的基础上,采用标准逻辑门搭建延时单元,相比较于差分延时单元,设计方便,并且延时变化范围大,使改进后的逐次逼近寄存器延时锁定环具有很宽的锁定范围。本论文合理地选用电子设计自动化工具搭建实现平台,采用中芯国际集成电路制造公司的CMOS0.18μm1P6M工艺在该平台上实现了改进后的宽范围全数字逐次逼近寄存器延时锁定环。在典型情况下,利用仿真器HSIM对改进后的宽范围全数字逐次逼近寄存器延时锁定环的晶体管级电路进行了仿真,结果表明改进后的宽范围全数字逐次逼近寄存器延时锁定环的锁定范围在200MHz到670MHz之间,达到了改进目标。(本文来源于《安徽大学》期刊2012-05-01）
张少真,李哲英[8]（2011）在《应用于SAR ADC中逐次逼近寄存器的设计》一文中研究指出逐次逼近寄存器(SAR registers)协调DAC(Digital-to-Analog Converter,数模转换器)和比较器共同工作,完成逐次逼近逻辑,在SAR ADC(Successive approximation A/D Converter,逐次逼近型模数转换器)的设计中非常重要。设计了一个应用于5V单电源电压、采样率为1MSPs、12bits、低功耗SAR ADC中的逐次逼近寄存器。通过比较分析逻辑综合和全定制两种方法,选择了全定制方法来实现逐次逼近寄存器,实现功耗、面积的最佳优化。(本文来源于《北京联合大学学报(自然科学版)》期刊2011年02期）
张红,高炜祺,张正璠,张官兴[9]（2006）在《一种基于新型寄存器结构的逐次逼近A/D转换器》一文中研究指出介绍了一种10位CMOS逐次逼近型A/D转换器。在25 kSPS采样频率以下,根据模拟输入端输入的0~10 V模拟信号,通过逐次逼近逻辑,将其转化为10位无极性数字码。转换器的SAR寄存器结构采用了一种新的结构来实现D触发器。该转换器采用3μm CMOS工艺制作,信噪比为49 dB,积分非线性为±0.5 LSB。(本文来源于《微电子学》期刊2006年03期）
余湘云,康晨霞,邱天爽[10]（1997）在《用于A/D转换器的无冗余逐次逼近寄存器》一文中研究指出本文介绍了一种用于N比特A/D转换器逐次逼近寄存器。这种寄存器对N比特A/D转换器的2~N个输出值进行编码,由于采用了最少数量的触发器(log_2N个),因此没有冗余码,且结构非常简单。这种技术还实现了区域最优和较小的误码率。(本文来源于《集成电路应用》期刊1997年05期）
逐次逼近寄存器论文开题报告
（1）论文研究背景及目的
此处内容要求：
首先简单简介论文所研究问题的基本概念和背景，再而简单明了地指出论文所要研究解决的具体问题，并提出你的论文准备的观点或解决方法。
写法范例：
凌力尔特公司(Linear Technology Corporation)推出高精度32位逐次逼近寄存器(SAR)型模数转换器(ADC)LTC2508-32。许多高性能应用(包括数据采集、工业控制和医疗仪表)均要求准确度和速度。这通常是通过在同一个系统中采用一个高分辨率ΔΣADC和一个高速SAR ADC来实现。LTC2508-32通过同时提供一个32位低噪声数字滤波输出和一个14位1Msps无延迟输出简化了此类混合ADC系统设计。由于这些输出是从单个32位SAR ADC内核产生,因此高准确度和高
（2）本文研究方法
调查法：该方法是有目的、有系统的搜集有关研究对象的具体信息。
观察法：用自己的感官和辅助工具直接观察研究对象从而得到有关信息。
实验法：通过主支变革、控制研究对象来发现与确认事物间的因果关系。
文献研究法：通过调查文献来获得资料，从而全面的、正确的了解掌握研究方法。
实证研究法：依据现有的科学理论和实践的需要提出设计。
定性分析法：对研究对象进行“质”的方面的研究，这个方法需要计算的数据较少。
定量分析法：通过具体的数字，使人们对研究对象的认识进一步精确化。
跨学科研究法：运用多学科的理论、方法和成果从整体上对某一课题进行研究。
功能分析法：这是社会科学用来分析社会现象的一种方法，从某一功能出发研究多个方面的影响。
模拟法：通过创设一个与原型相似的模型来间接研究原型某种特性的一种形容方法。
逐次逼近寄存器论文参考文献
[1].丁召明,周雄,李强.低功耗逐次逼近寄存器模数转换器综述[J].微电子学.2018
[2]..Linear高精度32位逐次逼近寄存器型模数转换器LTC2508-32[J].世界电子元器件.2016
[3].赵川,唐宁,翟江辉.用于SARADC中的双通道逐次逼近寄存器的设计与实现[J].微型机与应用.2015
[4].居水荣,魏天尧,朱樟明.超低功耗逐次逼近寄存器型模数转换器的设计[J].半导体技术.2015
[5].徐太龙,薛峰,蔡志匡,郑长勇.快速全数字逐次逼近寄存器延时锁定环的设计[J].计算机工程.2014
[6].刘韦韦.新型逐次逼近寄存器延时锁定环的设计[D].安徽大学.2012
[7].徐雷.宽范围全数字逐次逼近寄存器延时锁定环的设计[D].安徽大学.2012
[8].张少真,李哲英.应用于SARADC中逐次逼近寄存器的设计[J].北京联合大学学报(自然科学版).2011
[9].张红,高炜祺,张正璠,张官兴.一种基于新型寄存器结构的逐次逼近A/D转换器[J].微电子学.2006
[10].余湘云,康晨霞,邱天爽.用于A/D转换器的无冗余逐次逼近寄存器[J].集成电路应用.1997