导读:本文包含了高速串行数据论文开题报告文献综述及选题提纲参考文献，主要关键词:蓝牙耳机,两线双向,高速,串行总线控制器
高速串行数据论文文献综述
瞿军武,薛骏,施彦[1]（2019）在《一种两线双向高速串行音频数据传输总线控制器的实现方法》一文中研究指出本文提出了一种两线双向高速串行音频数据传输总线控制器在蓝牙耳机硬件系统中的应用,可以实现芯片间高速传输数据,实现同步发送和接收音频数据以及命令字。同时,通过自定义数据格式,优化了数据格式,并降低了数据发送和接收的复杂度。考虑到PAD的承受能力,目前传输速率最大可以达到18Mb/s。仅使用两线完成了数据的传输,从而大大减少了芯片IO的使用。(本文来源于《中国集成电路》期刊2019年07期）
周弟伟[2]（2019）在《基于LVDS的长距离高速串行数据传输系统设计》一文中研究指出LVDS是一种低振幅差分信号技术,也是一种信号传输模式。如果要解决系统内或系统间的数据传输,LVDS接口技术是一种有效的解决方案,它具有高性能数据传输能力。随着社会经济和科学技术的快速发展,每天都会产生大量的数据,从而人们对于数据的传输速度就有了更高的要求,对于数据传输系统稳定性和距离也提出了更高的要求,而一种基于低振幅差分信号技术(LVDS)的长距离高速串行数据传输系统正好能够满足人们的需求。LVDS技术具有较快的传输速度,有较强的抗干扰性以及光纤通信容量大、能够实现远距离传输的特点,利用LVDS技术能够有效解决数据传输系统遇到的问题。(本文来源于《信息通信》期刊2019年06期）
李晋华,白鹏,卢光献[3]（2019）在《一种高速串行的FPGA间数据传输方法》一文中研究指出针对多FPGA芯片验证系统中FPGA端口资源有限的问题,提出了一种基于AXI总线协议的多FPGA片间总线传输方法。首先将所需传输的数据整合到AXI总线上,然后采用高速串行总线对数据进行传输,最后搭建FPGA的原型验证平台,通过vivado软件对传输数据进行分析,实现了多片FPGA间数据的高速传输。该方法不仅克服了FPGA原型验证系统中I/O端口有限的瓶颈,而且可支持任何厂家的FPGA片间传输,具有很强的工程实践性。(本文来源于《电子设计工程》期刊2019年06期）
王锋[4]（2019）在《高速串行接口时钟数据恢复电路设计》一文中研究指出信息化社会的到来给数据传输接口提出了新的挑战,高速的信息交流必然要求传输接口在短时间内进行大量的数据交换。传统的并行接口随着数据率的不断提高,暴露出了一些显着的缺点,传输同步时钟不仅需要占用额外的信道资源而且各路高速数据之间还会产生严重的串扰。在这种情况下,串行接口脱颖而出,一举解决了时钟歪斜以及信号串扰等多项问题。但是,当数据率高到无法忽视接口本身的寄生参数带来的影响时,串行接口传输速度也达到了瓶颈。在接口内部加入时钟数据恢复电路对输入数据进行预处理的高速串行接口逐渐取代普通串行接口成为新时代的主流,例如目前使用最多的USB和PCI-E接口。本文采用GF0.18μm ULL CMOS工艺设计了一款适用于高速串行接口的时钟数据恢复电路。基于锁相环(Phase Lock Loop,PLL)的双环路时钟数据恢复电路不仅无需额外的参考时钟,降低了高速串行接口的使用成本,而且双环路结构还有效的解决了相位噪声和锁定速度相矛盾的问题。工作在双边沿采样模式下的半速率鉴相器能够准确识别半速率时钟与输入数据之间的相位差,降低了整体电路的工作频率,大幅度减小了电路的功耗。半速率数字自动调相式鉴频器能够及时捕捉本地时钟与输入数据的频率差,增大了整个环路的频率捕获范围。四级差分环形压控振荡器不仅具有集成度高、频率调节范围大等优点,而且可以直接提供鉴频器所需要的四路相位差为45°的时钟信号。电荷泵设计采用全差分结构,配合差分压控振荡器和叁阶无源环路滤波器可以很好的抑制环境噪声对恢复数据的影响。整体电路设计分为Simulink建模、噪声分析以及晶体管级电路设计叁个阶段。其中,Simulink建模阶段通过对环路和各模块进行系统级建模分析,得到合适的环路参数;噪声分析阶段主要基于Leeson模型和Razavi模型从理论的角度分析噪声来源,指导电路设计;晶体管级电路设计阶段则使用Virtuoso、Spectre等EDA工具进行电路原理图、版图的设计和仿真。仿真结果显示,在1.8V供电条件下,电路最高可以稳定的恢复出2.5Gbps伪随机数据和1.25GHz本地采样时钟。输出数据的抖动大约23ps,输出时钟的相位噪声为-112.3dBc/Hz@1MHz。整体电路功耗约为158mW,版图面积为460μm×530μm。(本文来源于《电子科技大学》期刊2019-03-01）
徐凤萍,龚至诚,王巍[5]（2018）在《基于JESD204B的高速串行数据收发接口设计》一文中研究指出目前的ADC/DAC多采用并行传输接口,在进行数据采用分析时,存在着串扰高、传输同步困难的一系列难题,为了解决这些问题,推出了以JESD204B为基础的高速串行数据传输接口。接口基于Xilinx公司的Virtex-7系列FPGA为核心控制单元设计电路,对于单通道来讲,其对应的传输速率是6Gb/s,进行有关信息收发检测,证明了传输信息的同步性以及整个方案的可行性。结果证明,基于JESD204B的串行传输办法不仅有效化解了并行传输存在的缺陷,同时有效降低了PCB布线难度,并且节约了成本。(本文来源于《指挥控制与仿真》期刊2018年05期）
张华鹏,宋茂忠,柳涛[6]（2018）在《卫星导航模拟器模块间高速串行数据传输设计》一文中研究指出为了使基于硬件架构的卫星导航信号模拟器满足实时数据的传输要求,采用一种高速的数据通信技术SRIO,实现DSP与FPGA芯片间的互连数据传输。文章给出了SRIO接口的整体方案设计,确定了适合项目所需要的数据传输的格式类型与事务类型,对各端接口代码进行联机调试并结合数据乒乓操作方式对比分析数据传输的可靠性。最后成功实现了SRIO接口在DSP与FPGA间的数据传输,保证了各端数据处理的独立性与交互的便捷性,并将该技术方案应用于卫星导航信号模拟器的开发中。(本文来源于《电子设计工程》期刊2018年17期）
王磊[7]（2017）在《一种10Gbps高速串行数据发送器电路的研究》一文中研究指出随着社会的不断发展,人与人之间相互交换信息也越来越频繁,人们对信息的传递效率的要求也越来越高。在数据通信系统中,串行通信成为数据通信的主要模式。本文主要研究一种10Gbps的高速串行数据发送器电路。首先对高速串行数据发送器进行了系统研究,主要做了以下几个方面的工作。一是针对信号的传输方式,比较了单端信号和差分信号两种传输方式,并且对并行传输和串行传输两种方式进行优缺点分析;二是对信号完整性的理论分析,为预均衡技术提供理论基础;叁是对信号的均衡技术进行理论分析。其次,高速数据发送器的工作主要涉及并串转换电路,驱动和预加重电路以及阻抗校正电路的设计。本文针对速率高达10Gbps的串行数据发送器电路的研究,通过采用半速时钟结构以及高速并串转换电路,实现了并行数据向串行数据的转换,然后通过驱动电路将串行数据输出,同时采用阻抗校正技术达到驱动电路输出阻抗和传输电缆的特征阻抗的匹配。并且在设计中采用预加重技术来降低因信道的低通效应造成的码间的干扰。最后,完成发送器的版图设计。在实现高速发送器的功能的基础上,充分考虑电路中的失配、寄生参数、噪声、闩锁效应等方面,以提高发送器的性能和可靠性。本文针对以上内容进行了总结,并且展望以后的研究工作。(本文来源于《西安电子科技大学》期刊2017-06-01）
王建东[8]（2017）在《基于FPGA的高速串行数据采集及恢复技术研究》一文中研究指出随着高速串行通信系统的急速发展,对数据进行正确、高效地接收及恢复变得极为重要。过采样型时钟数据恢复电路具有结构简单、功耗较低的特点,随着工艺尺寸的减小,过采样型时钟数据恢复电路相对于其他时钟数据恢复电路结构,如被广泛应用的基于PLL型结构逐渐显示出两大优势:(1)过采样型时钟数据恢复电路无时钟相位反馈回路,相位锁定速度快(2)过采样型时钟数据恢复电路中有大量数字单元,面积小、成本低且系统便于移植。这些优势使过采样型时钟数据恢复电路在高速低功耗应用领域逐渐受到设计者的青睐。本文基于Xilinx 7系列FPGA平台,对过采样型时钟数据恢复电路的系统架构和关键模块单元进行了深入的研究和分析,并针对1Gbps LVDS信号设计了一个高速串行数据采集及恢复系统。文章首先分析了各种时钟数据恢复电路的基本结构,主要包括反馈相位跟踪型、过采样型和突发模式型。根据对电路结构的分析和实际应用平台,选取了过采样型时钟数据恢复电路结构作为系统的基本架构。根据传统过采样时钟数据恢复电路的原理,提出了设计所需的算法,包括过采样算法,边沿检测算法和数据恢复算法。完成算法设计后着重研究了如何使用Xilinx 7系列FPGA实现上述算法。本文设计的高速串行数据采集及恢复系统针对的是1Gbps高速串行数据,由于硬件平台的速率限制,传统的过采样结构无法在FPGA平台上实现。因此根据算法设计,将采样时钟和输入数据分别做复制和相移操作,利用两路具有相位差的采样时钟对复制后的两路数据进行过采样,并设计数据恢复模块实时跟踪系统的抖动情况,选择最优采样值。根据本文设计,采样时钟频率只需达到500MHz就可以实现对1Gbps输入信号的4X过采样,大大降低了过采样电路对硬件平台的运行速度要求。最后,在ISE开发平台中将HDL语言进行综合,得到系统的RTL级结构。并使用多种类型的输入信号对整个系统进行仿真验证。在仿真结果正确后,通过映射、布局布线、管脚分配等工作生成位流文件,将设计下载至FPGA中。最后通过对实际信号的采集及恢复验证系统的功能。仿真及测试结果表明:在输入信号速率达到1Gbps时,系统能够正常的实现数据采集及恢复功能,并且在多次采集及恢复的131072bit数据中均无误码产生。(本文来源于《电子科技大学》期刊2017-03-15）
燕威[9]（2016）在《一种星载数据通信高速串行收发器IP核设计》一文中研究指出提出一种可在星载设备上进行高速串行通信的收发器IP核方案。包括整体结构的设计,关键技术的原理及实现,IP核的测试及仿真。该IP核可以在FPGA设计中直接调用,实现对上级数据的8B10B编解码,时钟数据恢复和字节对齐等功能。仿真测试表明,该IP设计在spartan6 xc4slx-45t型FPGA能够实现300Mbps的数据吞吐率,非常适用于星载设备间的高速串行通信,提高卫星可靠性,降低发射成本,具有较高应用价值。(本文来源于《电子设计工程》期刊2016年18期）
陈亚楠[10]（2016）在《6.25Gbps高速串行多协议数据发送器的设计》一文中研究指出串行差分传输因其低功耗、抗干扰能力强和高速等特点,已成为目前的主流趋势,被广泛应用于嵌入式系统、系统总线、网络等,并且有相应的工业标准的支持,例如(Rapid/IO、PCIE、XAUI等)。这些标准有着相似的传输速率,却在物理层结构上有着不同的电气指标要求。基于接口通用性的需求,本文设计了一款同时适用于Rapid/IO、PCIE、XAUI这3种协议的多协议发送器电路。本文结合提及的叁种协议规范和高速串行通信中面临的信号完整性问题,对整体发送器电路结构划分为3大模块,包括时钟产生(clk gen)模块、10:1的并转串模块(p2s)和带预加重的驱动器(driver)模块。针对驱动器模块,主要采用基于SST(Source-Series-Terminated)结构,并且带有3-tap的预加重(pre-emphasis)的接口电路用作发送器的驱动端,同时实现了终端阻抗、输出幅度和预加重的分别独立可调。最后,在对版图设计中遇到的寄生效应和版图规则的分析基础上,基于65nm的CMOS工艺完成了发送器电路的整体版图设计。本文使用Cadence中的Calibre工具对版图进行R+C+CC寄生参数的提取,完成了后仿真验证。后仿结果表明在典型条件下信号能达到的最大传输速率为6.25Gbps,差分输出信号摆幅为520mV-1280mV,眼图抖动的最大值为2.48ps,3-tap的预加重能实现的最大加重值pre_shoot为+5.24dB,de_emphasis为-8.05dB。仿真结果表明设计的发送器电路功能正常,性能良好,工作稳定,并且满足多协议设计的电平指标要求。整个版图的面积近似为387.27um X 117.37um。(本文来源于《中国航天科技集团公司第一研究院》期刊2016-04-14）
高速串行数据论文开题报告
（1）论文研究背景及目的
此处内容要求：
首先简单简介论文所研究问题的基本概念和背景，再而简单明了地指出论文所要研究解决的具体问题，并提出你的论文准备的观点或解决方法。
写法范例：
LVDS是一种低振幅差分信号技术,也是一种信号传输模式。如果要解决系统内或系统间的数据传输,LVDS接口技术是一种有效的解决方案,它具有高性能数据传输能力。随着社会经济和科学技术的快速发展,每天都会产生大量的数据,从而人们对于数据的传输速度就有了更高的要求,对于数据传输系统稳定性和距离也提出了更高的要求,而一种基于低振幅差分信号技术(LVDS)的长距离高速串行数据传输系统正好能够满足人们的需求。LVDS技术具有较快的传输速度,有较强的抗干扰性以及光纤通信容量大、能够实现远距离传输的特点,利用LVDS技术能够有效解决数据传输系统遇到的问题。
（2）本文研究方法
调查法：该方法是有目的、有系统的搜集有关研究对象的具体信息。
观察法：用自己的感官和辅助工具直接观察研究对象从而得到有关信息。
实验法：通过主支变革、控制研究对象来发现与确认事物间的因果关系。
文献研究法：通过调查文献来获得资料，从而全面的、正确的了解掌握研究方法。
实证研究法：依据现有的科学理论和实践的需要提出设计。
定性分析法：对研究对象进行“质”的方面的研究，这个方法需要计算的数据较少。
定量分析法：通过具体的数字，使人们对研究对象的认识进一步精确化。
跨学科研究法：运用多学科的理论、方法和成果从整体上对某一课题进行研究。
功能分析法：这是社会科学用来分析社会现象的一种方法，从某一功能出发研究多个方面的影响。
模拟法：通过创设一个与原型相似的模型来间接研究原型某种特性的一种形容方法。
高速串行数据论文参考文献
[1].瞿军武,薛骏,施彦.一种两线双向高速串行音频数据传输总线控制器的实现方法[J].中国集成电路.2019
[2].周弟伟.基于LVDS的长距离高速串行数据传输系统设计[J].信息通信.2019
[3].李晋华,白鹏,卢光献.一种高速串行的FPGA间数据传输方法[J].电子设计工程.2019
[4].王锋.高速串行接口时钟数据恢复电路设计[D].电子科技大学.2019
[5].徐凤萍,龚至诚,王巍.基于JESD204B的高速串行数据收发接口设计[J].指挥控制与仿真.2018
[6].张华鹏,宋茂忠,柳涛.卫星导航模拟器模块间高速串行数据传输设计[J].电子设计工程.2018
[7].王磊.一种10Gbps高速串行数据发送器电路的研究[D].西安电子科技大学.2017
[8].王建东.基于FPGA的高速串行数据采集及恢复技术研究[D].电子科技大学.2017
[9].燕威.一种星载数据通信高速串行收发器IP核设计[J].电子设计工程.2016
[10].陈亚楠.6.25Gbps高速串行多协议数据发送器的设计[D].中国航天科技集团公司第一研究院.2016