导读:本文包含了数字后端论文开题报告文献综述及选题提纲参考文献，主要关键词:∑-?ADC,低功耗,时钟树综合,时序收敛
数字后端论文文献综述
刘慧君[1]（2018）在《∑-?ADC中数字接口电路设计与后端实现研究》一文中研究指出本文介绍了模数转换器的作用以及国内外∑-?ADC的发展现状,说明了选题的意义。首先根据ASIC设计的一般流程提出数字接口电路的设计流程,然后了解SPI协议和芯片模块的划分,确定设计方案,完成RTL代码设计及功能验证,最后使用Synopsys公司的EDA工具完成整体数字电路的后端实现。首先,对数字接口电路模块进行前端设计,其主要包括时钟、复位以及总线接口模块。其中,时钟系统设计的难点在于时钟相位切换不能产生毛刺,关键点在于低功耗分频器的设计;复位系统的难点在于数字上电复位模块的设计;总线接口模块参考摩托罗拉SPI总线协议,且工作于从机模式,其关键点在于对主时钟MCLK与串行时钟SCK异步时钟域的同步处理,以及模数转换器输出数据的处理机制。接着,使用Verilog硬件描述语言(HDL,hardware description language)完成数字接口电路模块的RTTL代码编写,利用Modelsim工具进行前仿验证并对仿真结果进行分析,结果表明,数字接口电路模块设计满足要求。最后,基于CSMC 0.35μm CMOS工艺完成整体数字集成电路的后端实现。首先采用创新点即异步分频与门控时钟技术相结合的低功耗逻辑综合策略进行逻辑综合,其相比传统策略功耗降低了 27.68%,且面积缩小了 1.82%;接着将综合后得到的门级网表与RTL代码进行逻辑等价性验证,验证结果表明其功能一致;接着在ICC中进行布局布线,在时钟树综合阶段提出一个创新点即降低时钟树级数与增加保持时间余量相结合的CTS方案,采用此方案进行CTS所得到的时钟树质量更优,且保持时间负松弛总值降低了 95.62%,提取寄生参数,进行静态时序分析得到时序收敛所需缓冲器个数减少了大约98.13%,运行时间缩短了97.25%,有效地降低了布线拥塞程度,快速有效地实现了时序收敛;接着进行物理验证,DRC和LVS验证通过;然后完成后仿验证,其通过表明布线后的门级网表与RTL代码的功能一致;然后进行功耗分析,最终得到的芯片面积为2583×2576μm2,小于3000×3000μm2;最大平均功耗为2.78mW,小于3mW,均满足设计要求。(本文来源于《湘潭大学》期刊2018-06-01）
柴红燕[2]（2018）在《基于布局优化的USB TYPE-C接口芯片数字后端设计》一文中研究指出随着集成电路设计水平与制造工艺的高速发展,芯片的集成度和时钟频率在不断的提高,由互连线上寄生参数引起的电源网络可靠性问题以及布线拥塞问题,给数字集成电路物理设计带来了更大的挑战。因此,一个合理的布图规划与布局是数字集成电路物理实现过程中保证芯片功能及其可靠性的重要环节。基于一款USB Type-C接口芯片的物理设计与实现,对芯片的布图规划和布局进行重点研究与优化。基于布图规划的理论,对该款USB Type-C接口芯片进行了布图规划,包括面积的设定、I/O单元布局、宏模块摆放、电源网络设计。对布图规划展开合理性分析,检查其电压降与电迁移。就存在的电压降和电迁移问题,采用了加宽电源环宽度、增加供电I/O单元数量的方法来减小电压降和电迁移。除此之外,还提出了一种非均匀阶梯型电源网络优化方法,来改善电源网络的电压降。在保证标准单元密度均匀以及布线拥塞度最优情况下,完成标准单元的摆放。以缓冲器为基本单元构建时钟树,并提出一种重要时钟优先综合的方法,从而减小时钟偏移和时钟单元面积。在SMIC 0.18μm工艺下完成了该款USB Type-C接口芯片的数字后端设计,电源的电压降由最初的23.55mV降低到16.35mV,地弹的电压降由最初的24.85mV降低到5.21mV,电源电压降与地弹电压降共占供电电压1.2%,小于3%的设计要求。M4上最大电流密度为2.54A/cm~2,M5上最大电流密度为5.74A/cm~2,均满足设计要求。最终,芯片版图通过了各项验证。(本文来源于《北京工业大学》期刊2018-05-01）
董晓婉[3]（2018）在《应用于脉冲星观测的射电天文数字后端设计》一文中研究指出脉冲星形成源于大质量恒星在生命的晚期经超新星爆发而形成的高速旋转的磁化中子星,它的发现对于射电天文的探索有很重要的意义。脉冲星接收机数字后端是用于观测和探索脉冲星的终端设备,由于毫秒脉冲星和一些色散值较大的脉冲星存在,需要设计高时间分辨率系统以及高频率分辨率系统对其进行观测,通过对毫秒脉冲星的研究,我们将获得有关广义相对论、星际磁场、星际介质、行星物理、中子物理、星系引力势和宇宙学的更多信息。脉冲星中大量存在一种毫秒脉冲星,脉冲周期为毫秒量级,其脉冲辐射占空比只有5-10%,对于毫秒量级脉冲星,脉冲宽度甚至可以达到0.1ms,为了对这种脉冲星进行观测,需要时间分辨率微秒量级的脉冲星观测设备,本文设计了一种宽带宽,高时间分辨率系统,时间分辨率达到1.2us。由于系统要求带宽很宽,所以高速ADC采样速率很高,为了对ADC采样的高速数据进行处理,本文将高速ADC采集到的高速数据分成8组以降低数据速率,同时对8组数据进行并行计算,完成通道化处理,实现高时间分辨率系统设计。存在一些脉冲星在通过星际介质传播时,色散系数值较大,为了能够更好的对这些脉冲星进行消色散处理,必须提高脉冲星观测系统的频率分辨率,本文设计了一种高频率分辨率系统,频率分辨率18.3KHz。高频率分辨率系统的设计难点一方面在于如何在宽带宽的前提下完成高速数据实时处理,另一方面在于如何在有限的系统RAM资源条件下完成128K点傅里叶变换。针对第一个难点,高频率分辨率系统采用的仍然是将ADC采集到的高速数据分成8组以降低数据速率的方法;针对第二个难点本文提出了四个创新点,第一使用N点复数序列完成2个N点实数序列傅里叶变换;第二使用FFT IP核的Bit/Digit Reverse Order模式,第叁使用CORDIC算法生成旋转因子,第四使用反序FFT原位数据双路分解算法进行数据分解,最终完成高频率分辨率系统设计,经过测试验证了系统设计的正确性。脉冲星数字后端作为整体系统需要人机交互接口实现对各个功能模块的初始化、参数设置和模块之间的协调,并需要对FPGA处理之后的数据进行存储,所以需要设计脉冲星数字后端软件系统实现上述功能。本文完成的脉冲星数字后端软件系统包括上位机客户端程序、ARM服务器程序和存储计算机数据存储程序,脉冲星数字后端软件系统的优势在于将ARM服务器程序设计成通用的通讯控制程序,当脉冲星数字后端系统版本发生变化时,ARM服务器软件程序不需要改动,减少工作量。(本文来源于《东南大学》期刊2018-04-01）
杨晓东（Bill,Yang）[4]（2017）在《基于55nm嵌入式闪存工艺的智能卡芯片数字后端设计与实现》一文中研究指出近年来,随着信息技术快速发展,智能卡已经走进人们生活的方方面面。智能卡凭借其所具有的高内存容量、高逻辑运算能力及高安全性,正在被广泛应用于电信、金融、社会保障、交通、物联网等众多领域。智能卡的发展已经成为中国集成电路产业发展的重中之重。智能卡是一种集成电路卡,其关键部件是智能卡芯片,智能卡芯片的性能直接决定着智能卡的优劣。本论文论述了国内外智能卡芯片设计的研究现状,当前特征尺寸为55nm的超深亚微米工艺正逐步成为智能卡芯片设计的主流工艺。从芯片数字后端设计角度出发,本论文着重分析了超深亚微米工艺相对于大尺寸工艺出现的一些新特性,同时阐述这些新特性对芯片数字后端设计的影响,文中针对每一项影响给出了相应的解决方案。基于超深亚微米工艺芯片数字后端设计流程,本论文整体实现了一款55nm嵌入式闪存工艺的SIM卡芯片的数字后端设计,对智能卡芯片所涉及的可靠性及安全性等问题,本文给出了数字后端设计方向的解决方法。具体实现过程引入了布局布线工具结合分布式多场景静态时序分析做ECO的方法来收敛时序,此方法有效的加速了时序收敛,缩短了设计周期。最后,本文阐述了对设计结果进行验证的项目及方法,并对设计结果进行一系列验证,验证结果全部通过。本论文结合实际芯片设计提出了超深亚微米工艺下智能卡芯片数字后端设计可行性流程,对超深亚微米工艺智能卡芯片数字后端设计具有一定的参考价值。本文提出的设计流程兼顾性能与可靠性,兼顾质量与成本,这使设计出来的芯片在市场上提高了竞争力。(本文来源于《中国科学院大学(中国科学院工程管理与信息技术学院)》期刊2017-09-01）
刘博文[5]（2017）在《USB3.0数字模块后端研究实现》一文中研究指出目前随着芯片功能越发的强大,集成度也随之增大。为加快芯片的设计速度,减小设计周期,集成通用的IP(Intellectual Property)是现在很主流的设计方法。随着USB(Universal Serial Bus)技术的广泛应用,在SoC(System on Chip)中集成USB功能也是必然趋势。论文拟以集成USB3.0 IP为研究对象,进行相关后端设计及相关实验研究,具体如下:(1)以SoC集成USB 3.0 IP为切入点,研究基于USB 3.0 IP的数字后端设计方法,并确定最终的后端设计方案;(2)基于SoC集成USB 3.0 IP,研究低功耗设计方法,并选择适当的方法应用在实际设计当中;(3)基于SoC集成USB 3.0 IP,研究后端布局及电源线规划策略;从而通过优化芯片布局,来优化芯片时序、绕线资源、减少芯片面积;优化电源线策略,来降低电源线的电压降、降低功耗;(4)基于SoC集成USB 3.0 IP,研究时钟树综合方法;从而实现时钟树延时减小、时钟树偏差减小,降低对时序的影响;(5)基于SoC集成USB 3.0 IP,进行后端设计验证以及芯片USB功能测试。通过后端设计验证从设计的角度保证正确性;通过芯片测试从功能的角度保证正确性。本文通过实际项目来验证多种低功耗设计方法的可行性,完成实际项目,测试验证项目的设计正确性。(本文来源于《中国科学院大学(中国科学院工程管理与信息技术学院)》期刊2017-08-01）
杨冬奎[6]（2017）在《基于ARM嵌入式平台的脉冲星数字后端软件设计与安全防护技术研究》一文中研究指出在脉冲星的研究领域中,由于脉冲星具有线偏振,短脉冲,自转稳,质量大等特点,因此,对脉冲星的研究可以用来测量出银河系的磁场分布、对广义相对论进行验证、研究银河系的电子密度模型、探测引力波以及制作星际导航等等。脉冲星数字后端系统正是这样一种设备,实时接收脉冲星辐射的信号,并将观测的相关数据实时的保存在设备的存储终端,以便进行后续的分析和处理。本文主要针对东南大学自主研发的基于ARMM嵌入式平台的脉冲星数字后端的软件设计、后端控制中心的软件设计以及脉冲星数字后端的安全防护进行研究。首先,本文介绍了课题的研究背景,分析研究了国内外先进的脉冲星数字后端平台和后端控制中心控制方式的设计思想和系统架构以及脉冲星数字后端的安全防护技术。接着,介绍了基于ARM嵌入式平台的脉冲星数字后端的整体架构及各个单元设计,包括VGA单元,ADC单元,时钟单元,FPGA数据处理单元及ARM控制单元。该设计具有小型化、模块化、高灵活等特点,能够按照观测所需的带宽和时间/频率分辨率接收目标脉冲星信号。然后,本文实现了基于ARM嵌入式平台的脉冲星数字后端的软件设计及后端控制中心的软件设计。后端控制中心软件基于B/S架构实现用户远程操控,采用PHP动态网站语言和SQLite数据库技术实现远程控制网站操控系统,采用AJAX的技术实现网页异步刷新。脉冲星数字后端的软件采用面向对象和多线程技术的C++语言实现数据库管理单元、硬件控制单元、逻辑控制单元和数据存储单元的设计。此外,本文实现了基于ARM嵌入式平台的脉冲星数字后端安全防护的设计。首先讨论了脉冲星数字后端系统上的嵌入式Web服务器和嵌入式Linux系统的体系结构,分析了系统面临的安全威胁。然后针对面临的安全性威胁,采用HTTPS技术实现系统上嵌入式Web服务器的加密传输;采用SSH技术实现系统远程控制的加密;采用Iptables技术实现系统只允许合法数据的传输。最后,对基于ARM嵌入式平台的脉冲星数字后端系统进行了功能和性能的测试,其中在上海天文台佘山65米观测站现场进行了实地测试。测试结果表明本文的设计达到了脉冲星数字后端系统的要求。(本文来源于《东南大学》期刊2017-04-27）
黄芝文[7]（2017）在《基于电压降与时钟树优化的RF芯片数字后端设计》一文中研究指出随着集成电路技术与制造工艺的飞速发展,晶体管特征尺寸持续缩小,芯片集成度与时钟频率不断提高,由互连线延迟引起的时序收敛困难、功耗增加以及功耗与寄生电阻增大带来的电源网络可靠性问题,对集成电路数字后端设计提出了更高的要求。因此,一个合理的布局规划与满足时序收敛的低功耗时钟树综合是数字后端物理实现过程中保证芯片功能及其可靠性的重要环节。本论文基于一款RF通信芯片的物理设计与实现,对布局规划与时钟树综合进行了重点研究。基于布局规划基础理论,本文对该款RF芯片进行了布局规划,并在电源网络可行性分析的基础上,针对出现的电压降与电迁移问题,采用一种增加电源电压供电口处单元数量与平均分布地电压供电口的方式,并结合电源网络金属层与线宽优化,缓解了电压降并消除了电迁移热点问题;时钟树综合阶段,通过设置合理的单元尺寸与时钟网络参数完成了该款RF芯片的时钟树综合。针对物理实现过程中遇到的关于分频器建立时间违例问题,提出了一种Exclude Pin设置的方法,完成了时序收敛。同时结合初步时序结果与芯片设计特点,提出了一种反相器构建时钟树的低功耗时钟树综合方案。本论文在SMIC 0.18μm工艺下完成了该款RF芯片的数字后端设计,基于论文中提出的电压降与时钟树优化方案,电源电压降由最初的30.72mV降低到13.68mV,对地反弹值由最初的34.70mV降低到3.79mV,电源压降与对地反弹最大占电源电压的1.06%,远小于3%的设计要求。同时在完成时序收敛的基础上使芯片总功耗由53.96mW降低到46.46mW,总体降低了13.90%。芯片最终成功进行流片,通过了功能测试并进入量产。(本文来源于《北京工业大学》期刊2017-04-01）
王武广[8]（2017）在《具有数字后端校正功能的9位50Ms/s SAR ADC设计》一文中研究指出模数转换器(Analog to Digital Convertor,ADC)是连接自然界模拟信号与数字处理系统的桥梁,是集成电路设计的一个重要方向。当代无线便携设备驱使模数转换器向着高速、高精度以及低功耗的方向发展。与快闪型模数转换器、流水线型模数转换器相比,逐次逼近型模数转换器(SARADC)拥有相对较低的功耗,中等甚至较高的转换速度和精度以及简单的结构。其数字化程度高,能够充分受益于当代集成电路特征尺寸的日益缩小,因此被广泛应用,成为了模数转换器设计领域的一大热点。论文主要研究了应用于便携式数字处理系统的中精度、中速SARADC设计,提出了 一种具有数字后端校正功能的精度9位,采样率为50Ms/s的电容分段式SARADC。采用叁态电荷重分配技术,降低了开关切换的功耗,并且提高了电荷重分配的速度;采用动态比较器提高比较速度,并且不消耗静态功耗;最后,提出一种数字后端冗余校正方法,移除桥电容失配带来的非线性,提高电路的性能。该ADC通过SMIC180nm工艺实现,电源电压1.8V。后仿结果表明,校正后的 ADC 的最大 DNL 和 INL 分别为+0.17/-0.67 LSB 和+0.65/-0.57 LSB,SNDR为52 dB。电路的数字和模拟模块消耗电流共计2.7mA,其中数字模块2.2mA,模拟模块500uA。芯片有效面积400um ×l80um。(本文来源于《浙江大学》期刊2017-01-16）
张海望[9]（2016）在《数字电视系统后端运动估计算法的研究》一文中研究指出本文以数字电视图像处理技术作为基础,针对目前存在的帧率上变换中的运动估计算法中,运动矢量估计的准确性较差,以及算法执行时间较长和收敛速度较慢的问题,进行详细地分析和比较,提出了如下改进算法:1)以叁维递归块匹配搜索算法(3-dimension recursive search algorithm,3DRS)为基础,对亮度和色度信号(Luminance and Chroma signal,YC)进行混合处理,来提高运动估计矢量的准确度。2)增加动态候选矢量的选择和惩罚值,加快运动收敛进程,更快的接近真实方向。3)增大搜索窗口,能够得到更多的候选块,进而加快收敛速度,通过对每帧画面分成6×2宏块,宏块之间采取不同的搜索方向,进而更快得找到最佳的候选矢量。其收敛的速度和准确性大大加快。除了通常运动估计算法中的前向运动估计和后向运动估计之外,增加了双向运动估计算法,从而计算出与实际物体运动方向相匹配的平滑的运动矢量场。最终实验结果显示,本文提出的基于3DRS的YC混合大搜索多相位运动估计算法在客观评价以及主观评价方面,在运动矢量估计的准确性上、算法执行时间和收敛速度的比较上,都优于同类算法。(本文来源于《上海交通大学》期刊2016-11-01）
高旭[10]（2016）在《数字后端低功耗设计策略探讨——基于Synopsys EDA工具对时钟树功耗进行分析及优化》一文中研究指出本文主要讨论了影响时钟树功耗的因素:门控时钟单元的插入方式、时钟树电容以及时钟转换时间。基于Synopsys公司的EDA工具,对时钟树功耗进行分析和优化,进而减小设计的总功耗。(本文来源于《中国集成电路》期刊2016年08期）
数字后端论文开题报告
（1）论文研究背景及目的
此处内容要求：
首先简单简介论文所研究问题的基本概念和背景，再而简单明了地指出论文所要研究解决的具体问题，并提出你的论文准备的观点或解决方法。
写法范例：
随着集成电路设计水平与制造工艺的高速发展,芯片的集成度和时钟频率在不断的提高,由互连线上寄生参数引起的电源网络可靠性问题以及布线拥塞问题,给数字集成电路物理设计带来了更大的挑战。因此,一个合理的布图规划与布局是数字集成电路物理实现过程中保证芯片功能及其可靠性的重要环节。基于一款USB Type-C接口芯片的物理设计与实现,对芯片的布图规划和布局进行重点研究与优化。基于布图规划的理论,对该款USB Type-C接口芯片进行了布图规划,包括面积的设定、I/O单元布局、宏模块摆放、电源网络设计。对布图规划展开合理性分析,检查其电压降与电迁移。就存在的电压降和电迁移问题,采用了加宽电源环宽度、增加供电I/O单元数量的方法来减小电压降和电迁移。除此之外,还提出了一种非均匀阶梯型电源网络优化方法,来改善电源网络的电压降。在保证标准单元密度均匀以及布线拥塞度最优情况下,完成标准单元的摆放。以缓冲器为基本单元构建时钟树,并提出一种重要时钟优先综合的方法,从而减小时钟偏移和时钟单元面积。在SMIC 0.18μm工艺下完成了该款USB Type-C接口芯片的数字后端设计,电源的电压降由最初的23.55mV降低到16.35mV,地弹的电压降由最初的24.85mV降低到5.21mV,电源电压降与地弹电压降共占供电电压1.2%,小于3%的设计要求。M4上最大电流密度为2.54A/cm~2,M5上最大电流密度为5.74A/cm~2,均满足设计要求。最终,芯片版图通过了各项验证。
（2）本文研究方法
调查法：该方法是有目的、有系统的搜集有关研究对象的具体信息。
观察法：用自己的感官和辅助工具直接观察研究对象从而得到有关信息。
实验法：通过主支变革、控制研究对象来发现与确认事物间的因果关系。
文献研究法：通过调查文献来获得资料，从而全面的、正确的了解掌握研究方法。
实证研究法：依据现有的科学理论和实践的需要提出设计。
定性分析法：对研究对象进行“质”的方面的研究，这个方法需要计算的数据较少。
定量分析法：通过具体的数字，使人们对研究对象的认识进一步精确化。
跨学科研究法：运用多学科的理论、方法和成果从整体上对某一课题进行研究。
功能分析法：这是社会科学用来分析社会现象的一种方法，从某一功能出发研究多个方面的影响。
模拟法：通过创设一个与原型相似的模型来间接研究原型某种特性的一种形容方法。
数字后端论文参考文献
[1].刘慧君.∑-?ADC中数字接口电路设计与后端实现研究[D].湘潭大学.2018
[2].柴红燕.基于布局优化的USBTYPE-C接口芯片数字后端设计[D].北京工业大学.2018
[3].董晓婉.应用于脉冲星观测的射电天文数字后端设计[D].东南大学.2018
[4].杨晓东（Bill,Yang）.基于55nm嵌入式闪存工艺的智能卡芯片数字后端设计与实现[D].中国科学院大学(中国科学院工程管理与信息技术学院).2017
[5].刘博文.USB3.0数字模块后端研究实现[D].中国科学院大学(中国科学院工程管理与信息技术学院).2017
[6].杨冬奎.基于ARM嵌入式平台的脉冲星数字后端软件设计与安全防护技术研究[D].东南大学.2017
[7].黄芝文.基于电压降与时钟树优化的RF芯片数字后端设计[D].北京工业大学.2017
[8].王武广.具有数字后端校正功能的9位50Ms/sSARADC设计[D].浙江大学.2017
[9].张海望.数字电视系统后端运动估计算法的研究[D].上海交通大学.2016
[10].高旭.数字后端低功耗设计策略探讨——基于SynopsysEDA工具对时钟树功耗进行分析及优化[J].中国集成电路.2016