导读:本文包含了可扩展片上多处理器论文开题报告文献综述及选题提纲参考文献，主要关键词:多核处理器,核间通信,片上网络,分布式共享存储
可扩展片上多处理器论文文献综述
于学球[1]（2014）在《可扩展64核处理器关键技术研究—片上网络、存储体系及LTE实现》一文中研究指出近年来,多媒体、通信、信息安全及云计算等嵌入式应用不断进入人们的视野,并渐渐地融入人们的日常生活。这些应用的标准协议不断地更新换代,催生了人们对灵活可配置的产品设计与实现方式的研究。本文设计的多核处理器是一个面向这些特定应用领域的实现平台,为了更加紧密地适应各个应用的数据流动和运算特点,本文采用了全局网格-局部星形的片上网络拓扑,高性能的簇内分布式共享存储,以及支持异步时钟域的簇间事务级共享存储等设计。本文的主要内容与创新点如下：(1)新型片上网络拓扑64核处理器的开发着眼于更加紧密地与特定应用相结合,并有效平衡面积、性能与功耗。随着芯片核数的持续增加,传统的基于全局网格的片上网络拓扑结构所占据的面积变得难以接受。为此,本文提出一种全局网格-局部星形的拓扑结构,在不损失网络传输效率的前提下有效地控制了芯片面积。(2)高性能簇内共享存储设计64核处理器采用了基于严格一致性的分布式簇内共享存储设计方案,在此基础上提出了直接访问存储通信机制,以片上网络为媒介实现数据的自动搬移。结合合理的后端布局和物理设计方法,整个芯片的存储体系具有高效的特点,所有的访存操作都是单周期完成。(3)簇间事务级共享存储方案对于像通信、多媒体等领域的流应用,仅使用一个簇内的核往往是不够的。而实现簇间数据的传输除了使用片上网络之外,编程者更倾向于使用一种编程简单的、支持大数据块的高效传输模式。因此,本文提出了一种具有同步功能的支持异步时钟域之间的簇间事务级共享存储方案,具有良好的编程移植性和较高的同步及传输效率。(4)芯片实现与LTE应用实例自前端设计验证完成之后,本文进一步采用TSMC 65nm GP工艺实现后端设计和实现工作。设计并实现了一款包含8个簇,每个簇内融合了8个MIPS处理器核和一些加速器单元的64核处理器芯片。芯片面积为4663.4*4790um2,时钟频率为1GHz,在此工作频率下,单个处理器节点的功耗为21.4mW。进一步地,本文基于所设计的多核处理器实现了LTE下行接收链路载频同步及FFT的映射方案,并达到了目标性能。(本文来源于《复旦大学》期刊2014-05-15）
张学敏[2]（2014）在《基于可扩展片上系统的处理器设计》一文中研究指出从20世纪90年代开始,集成电路飞速发展,集成度越来越高,单个硅片已经有能力将微控制器器、数字信号处理器、加速器等模块集成到一起,构成系统级芯片,这称之为片上系统。随着片上系统复杂度的提高,系统的设计代价与系统性能越来越受到系统中核间通信带宽的制约,片上网络的互连方式比总线互连越来越表现出更佳的性能。同时,随无线通信系统的发展,产生了几代技术演进,出现了多种通信标准共存的局面。在这种情况下,硬件定义无线电已无法满足多模式系统的需求,软件无线电将更多的信号通过处理器完成。因此可以在片上网络平台上构建面向通信信号处理的片上系统,系统中的大部分任务可以以处理器或者加速器的形式完成。本文正是面向通信信号处理,设计了多种针对通信应用的处理器知识产权(IP)核,并利用其构建可扩展片上系统。本文深入分析长期演进(LTE)标准关键算法的特点,设计了基于精简指令集架构(RISC)的标量处理器及可编程快速傅里叶变换(FFT)协处理单元。另外,为了便于处理器与片上网络的连接,本文还设计了可编程数据封装协处理单元。本文处理器的设计按照专用处理器的设计流程展开,在充分分析应用的计算特点后,按照应用需求设计指令集,并利用电子设计自动化(EDA)工具及处理器架构描述语言完成处理器的建模,最终生成寄存器传输级(RTL)模型。本文设计的基于RISC架构处理器为32位处理器,其指令集在精简指令集的基础上,扩展了硬件循环、中断响应、乘累加运算、整数除法运算及turbo编码等功能的指令。本文对该处理器的工作过程及部分关键指令的微架构实现做了详细的说明。可编程FFT协处理单元的设计则是针对FFT运算的结构特点设计指令集,并按照指令集的特点设计协处理单元的硬件架构。该协处理单元可以完成16点至2048点的FFT运算。本文设计的可编程数据封装协处理单元,用于辅助挂载在片上网络上的处理器完成处理器与片上网络的数据交换。最后,本文将各个处理器模型生成RTL代码,在片上网络平台上构建可扩展片上系统,并进行功能仿真与分析。(本文来源于《电子科技大学》期刊2014-05-12）
郭松柳,顾瑜,陈建党,汪东升[3]（2005）在《可扩展的片上多处理器模拟器及评测系统》一文中研究指出可扩展的片上多处理器模拟器及性能评测系统(简称SIMCMP)是清华大学高性能计算所的一项微处理器设计领域的发明，其所属的科研项目是“国家863项目基金”中的“32位高性能嵌入式微处理器”。该系统的设计尽可能最大化模拟器可配置、可复用的能力，为微处理器的体(本文来源于《计算机世界》期刊2005-05-09）
可扩展片上多处理器论文开题报告
（1）论文研究背景及目的
此处内容要求：
首先简单简介论文所研究问题的基本概念和背景，再而简单明了地指出论文所要研究解决的具体问题，并提出你的论文准备的观点或解决方法。
写法范例：
从20世纪90年代开始,集成电路飞速发展,集成度越来越高,单个硅片已经有能力将微控制器器、数字信号处理器、加速器等模块集成到一起,构成系统级芯片,这称之为片上系统。随着片上系统复杂度的提高,系统的设计代价与系统性能越来越受到系统中核间通信带宽的制约,片上网络的互连方式比总线互连越来越表现出更佳的性能。同时,随无线通信系统的发展,产生了几代技术演进,出现了多种通信标准共存的局面。在这种情况下,硬件定义无线电已无法满足多模式系统的需求,软件无线电将更多的信号通过处理器完成。因此可以在片上网络平台上构建面向通信信号处理的片上系统,系统中的大部分任务可以以处理器或者加速器的形式完成。本文正是面向通信信号处理,设计了多种针对通信应用的处理器知识产权(IP)核,并利用其构建可扩展片上系统。本文深入分析长期演进(LTE)标准关键算法的特点,设计了基于精简指令集架构(RISC)的标量处理器及可编程快速傅里叶变换(FFT)协处理单元。另外,为了便于处理器与片上网络的连接,本文还设计了可编程数据封装协处理单元。本文处理器的设计按照专用处理器的设计流程展开,在充分分析应用的计算特点后,按照应用需求设计指令集,并利用电子设计自动化(EDA)工具及处理器架构描述语言完成处理器的建模,最终生成寄存器传输级(RTL)模型。本文设计的基于RISC架构处理器为32位处理器,其指令集在精简指令集的基础上,扩展了硬件循环、中断响应、乘累加运算、整数除法运算及turbo编码等功能的指令。本文对该处理器的工作过程及部分关键指令的微架构实现做了详细的说明。可编程FFT协处理单元的设计则是针对FFT运算的结构特点设计指令集,并按照指令集的特点设计协处理单元的硬件架构。该协处理单元可以完成16点至2048点的FFT运算。本文设计的可编程数据封装协处理单元,用于辅助挂载在片上网络上的处理器完成处理器与片上网络的数据交换。最后,本文将各个处理器模型生成RTL代码,在片上网络平台上构建可扩展片上系统,并进行功能仿真与分析。
（2）本文研究方法
调查法：该方法是有目的、有系统的搜集有关研究对象的具体信息。
观察法：用自己的感官和辅助工具直接观察研究对象从而得到有关信息。
实验法：通过主支变革、控制研究对象来发现与确认事物间的因果关系。
文献研究法：通过调查文献来获得资料，从而全面的、正确的了解掌握研究方法。
实证研究法：依据现有的科学理论和实践的需要提出设计。
定性分析法：对研究对象进行“质”的方面的研究，这个方法需要计算的数据较少。
定量分析法：通过具体的数字，使人们对研究对象的认识进一步精确化。
跨学科研究法：运用多学科的理论、方法和成果从整体上对某一课题进行研究。
功能分析法：这是社会科学用来分析社会现象的一种方法，从某一功能出发研究多个方面的影响。
模拟法：通过创设一个与原型相似的模型来间接研究原型某种特性的一种形容方法。
可扩展片上多处理器论文参考文献
[1].于学球.可扩展64核处理器关键技术研究—片上网络、存储体系及LTE实现[D].复旦大学.2014
[2].张学敏.基于可扩展片上系统的处理器设计[D].电子科技大学.2014
[3].郭松柳,顾瑜,陈建党,汪东升.可扩展的片上多处理器模拟器及评测系统[N].计算机世界.2005