导读:本文包含了逐次逼近式论文开题报告文献综述及选题提纲参考文献，主要关键词:分段式逐次逼近型模数转换器,异步时钟产生电路,电容阵列
逐次逼近式论文文献综述
杨姝[1]（2018）在《14位逐次逼近式模数转换器设计》一文中研究指出当今社会,数字信号处理技术正处于快速发展阶段,模数转换器(Analog to Digital Converters,ADC)作为数字信号与模拟二者之间的“桥梁”,也得到了更多的关注与应用。其中,逐次逼近式模数转换器(Successive Approximation Register ADC,SAR ADC)以其突出的能源效率而闻名,随着CMOS工艺技术的逐渐进步,工艺尺寸逐步地缩小,SAR ADC在速度与功耗方面的优势更为显着。SAR ADC已经广泛应用于传感器网络、生物医学定制集成电路、视频和许多生活中常见领域。本篇论文详细地介绍了所设计的SAR ADC的整体架构,并讨论了各个电路模块的设计方法。本论文设计了一款精度为14bit,采样速率为5MSPS的基于电荷重分配原理的分段式SAR ADC。由于SAR ADC的总体电容与ADC分辨率呈指数关系,因此对于更高精度的SAR ADC,电容占用的芯片面积将显着增加,电容加大电路速度降低。因此,对于高精度模数转换器,通常采用较大的采样电容,占用较大的芯片面积致使芯片成本增加。对于高精度SAR ADC的设计,单位电容失配及动态比较器噪声等因素都将对SAR ADC的性能造成显着的影响。因此在本论文所述的设计中SAR ADC采用了基于电荷重分配原理的分段式电容阵列架构,相比于传统二进制电容阵列的SAR ADC而言,分段式电容阵列架构所需的电容总容值更小,同时为对单位电容失配、DAC电压的不完全建立及因比较器噪声导致的错误比较等因素引起的ADC性能下降,在分段式电容阵列中引入了冗余电容设计。本设计采用的是0.18μm 1P4M CMOS工艺,整体芯片面积为500μm×500μm。在1.8V电源电压下,ADC整体功耗为1.19mW。对SAR ADC的整体版图提取了寄生参数,当采样时钟信号频率为5 MSPS,输入信号频率为2.43652 MHz时,整体电路的仿真结果为:有效位数(Effective Number Of Bits,ENOB)为13.65bit,信噪失真比(Signalto-Noise and Distortion Ratio,SNDR)为84.0dB,无杂散动态范围(Spurious Free Dynamic Range,SFDR)为88.2d B。(本文来源于《吉林大学》期刊2018-06-01）
管锐[2]（2018）在《超低功耗16位逐次逼近式模数转换器的研究与实现》一文中研究指出模数转换器已经成为现代电子系统中至关重要的模块,它将现实世界中连续的模拟信号转换为离散的数字信号,以便让数字信号处理系统可以高效地处理和分析数据。近年来,随着通信技术、云计算、大数据和医疗电子等技术的快速发展,模数转换器的需求越来越大,并且所需满足性能指标也越来越高。低功耗、低成本自始至终都是集成电路设计的热点和难点。本文围绕超低功耗、高精度逐次逼近式模数转换器中几个关键模块研究展开。包括电容式数模转换器失配校准、逐次逼近逻辑数字延迟的优化和低噪声比较器的设计等研究方向去进行,提出了或改进了用于逐次逼近式模数转换器中的降低功耗、提高精度和提升速度的技术手段。论文提出了一种新颖的电容式数模转换器失配数字域前台校准算法,并流片测试验证了该算法在低功耗、高精度逐次逼近式模数转换器中的有效性。主要工作和研究成果简述如下:论文在对现有逐次逼近式模数转换器中电容式数模转换器失配校准技术的分析与总结的基础之上,提出一种数字域前台校准算法。该算法结合冗余位电容和电容式数模转换器自身低位电容测量电容所对应的误差电压。在数字域,根据所测量的电容误差对权重进行校准。本文提出的算法具有无需使用额外电容式数模转换器和面积小的优点。针对高精度逐次逼近式模数转换器中功耗和噪声问题,采用了悬空电容式数模转换器架构。它使得逐次逼近式模数转换器的核心电源电压维持在正常电压的情况下,可以量化更大的输入信号电压范围,从而增加噪声裕度,降低整体功耗。对于本文中的设计,相比直接采用高电源电压供电方式,该架构能降低逐次逼近式模数转换器34.2%功耗。论文针对悬空电容式数模转换器带来的失调电压过大问题,提出了一种改进的悬空电容式数模转换器架构。针对高精度逐次逼近式模数转换器中电容式数模转换器的共模电压的功耗问题,提出了一种无共模电压驱动器技术。它利用电容式数模转换器本身以及电源得到共模电压,从而去掉共模电压电路,能够降低整体功耗6%。该技术可应用到悬空电容式数模转换器架构中。对此电容式数模转换器架构进一步分析,发现有额外的失调误差和增益误差的问题。针对这一问题,论文对所提出的校准算法做了改进。针对逐次逼近逻辑延迟的问题,研究了开窗式异步逐次逼近逻辑。在此基础之上,提出了一种改进的结构,避免了开窗式异步逐次逼近逻辑中由于锁存器失调电压带来的误判。此外,论文针对高精度逐次逼近式模数转换器中比较器的噪声、失调和功耗进行分析。在降低噪声的问题上,降低比较器预放大器带宽与提高跨导等效。最后,采用0.18μm CMOS工艺设计和实现了精度为16 bit、采样率为1 MS/s的逐次逼近式模数转换器,芯片面积约为1.58 mm×1.6 mm。流片测试结果显示:芯片功耗为6.75 mW。其静态参数DNL和INL分别为-0.86/+0.97 LSB和-1.74/+2.46 LSB。其动态性能为,当输入满摆幅的10 kHz信号时,SFDR达到94.33 dB,SNDR分别为86.16dB。FoM_S和FoM_W分别为164.9 dB和0.41 pJ/conv.-step。测试结果显示,在相近采样率的16 bit模数转换器中,该芯片处于国际上先进和国内领先的地位。(本文来源于《上海交通大学》期刊2018-04-01）
张鸿,张牡丹,张杰,赵阳,张瑞智[3]（2015）在《用于植入式医疗装置的逐次逼近式模数转换器》一文中研究指出针对植入式医疗装置对模数转换器(ADC)的超低功耗和高精度要求,提出了一种共模恒定型分段混合编码结构的逐次逼近式模数转换器(SAR-ADC)。该SAR-ADC的电容数模转换器DAC中采用分段混合编码结构,兼具了分段二进制编码的低功耗优势和分段温度计编码的高线性度优势。共模恒定型控制方式具有极低的动态功耗。采用HHNEC 0.35μm CMOS工艺完成了10位共模恒定型分段混合编码SAR-ADC的电路和版图设计。后仿真结果表明:所设计的SARADC的电源电压范围为1.8~3V;在采样率为103 s-1的条件下,其有效位数为9.4位;整个SARADC所消耗的电流仅为60nA,在同等工艺条件下具有更低的功耗;所设计的转换器能够满足心脏起搏器等植入式医疗装置的需求。(本文来源于《西安交通大学学报》期刊2015年02期）
卢宇潇[4]（2014）在《髙速低功耗逐次逼近式ADC研究与实现》一文中研究指出4G移动通信芯片技术瓶颈之一是射频接收端多频多模的指标要求。传统方案是设计多个独立的信号通道,用不同通道满足不同频率和模式的信号,其缺点是不同通道之间的信号干扰严重,面积功耗较大。软件无线电提供了另外一种解决思路,从天线接收的信号经过低噪声放大器后直接由一个超宽带模数转换器(Analog-to-Digital Converter,ADC)在射频域量化,所有频率和模式的信号都在数字域完成解调操作。软件无线电无需区分不同频率模式,大大降低了射频域的设计难度,具有很好的灵活性,是很有前景的一个研究方向。软件无线电所需的超宽带ADC往往采用时间交织ADC结构,由多个相对低速的单通道ADC并行操作实现高速量化。目前有一种新兴的单通道ADC架构方案,即逐次逼近式模数转换器(Successive-Approximation-Register,SAR ADC)。SAR ADC是一种常见模数转换器架构,具有功耗低,面积小,高度数字化,转换延迟小的特点,通常用于低功耗中低速中高精度的应用场合。近年来,由于CMOS工艺的进步以及异步时钟技术的提出,高速SAR ADC技术得到长足发展,同样精度下采样率已经与闪速型ADC(Flash)接近,达到GHz级别,在功耗和面积方面则优势明显,因此是目前高速ADC的热门技术。本文的研究重点就是高速低功耗SAR ADC的设计和实现,目标是能满足超宽带ADC单通道的指标要求。本论文的主要工作内容包括:第一,采用先进的65nm TSMC CMOS 1P6M工艺,结合多个创新的高速技术,设计并流片验证了一款10位160MS/s的低功耗SAR ADC芯片。本款芯片实测结果能够在采样频率160MHz,输入为30.1MHz正弦波的情况下,信号噪声失真比(SNDR)达到52.9 dBFS,无杂散动态范围(SFDR)达到65 dBc,微分非线性(DNL)和积分非线性(INL)分别为-0.47/+1.66LSB和-1.06/+1.18LSB,功耗9.5mW,芯片面积仅为250×200μm2。为了实现160MHz的高速性能,本文在全局上给出系统级的解决方案,例如异步时钟控制,上极板采样方式,分段式电容阵列,低功耗设计,高速数字信号完整性设计等等;在局部模块层面,通过优化比特循环中各个环节的延迟,实现了400皮秒以下的单比特循环时间。其中采样保持电路采用了一种新型的满摆幅预充电自举开关(Pre-charge Bootstrapped Switch),缩短了采样建立时间,有效减少了自举电容,节省了芯片面积。数模转换器(DAC)模块采用部分“Set-and-down”的方式,在保证DAC稳定速度的同时减小共模电压变化,缓解比较器动态直流失调问题。全动态高速低噪声比较器采用了自复位内部时钟控制,可满足2GHz以上的转换频率。SAR逻辑电路则采用一种全新的“开窗式”电路来替代传统移位寄存器结构,使得量化结果不需要经过触发器延迟而直接输出给DAC,逻辑电路不仅延迟减小至最低,功耗面积也得到优化。第二,信号完整性对于保持高速电路性能尤为关键。对于片上部分,本论文对数字、模拟、缓冲模块进行了合理地隔离和屏蔽,减小彼此衬底干扰;合理使用解耦电容,改善电源噪声,有效保持ADC精度;划分不同电源域从根本上隔离电源间的干扰;采用高速低噪声CMOS缓冲器,有效降低了短路电流,改善了输出信号、电源和地的抖动并增加驱动能力。而PCB板级部分也采用了差分信号走线,大小解耦电容组合,输出数字端口接地环路最小等方法保证良好的精度性能。第叁,采用自顶向下的混合信号设计流程。首先通过Matlab行为级仿真确定关键参数,再用Cadence进行晶体管级仿真,优化电路达到指标,然后进行版图设计,通过DRC、LVS验证后,LPE提取寄生参数进行后仿真,继续优化电路,以真正达到设计指标。最终把加工文件GDSII送代工厂加工,并独立设计PCB,测试和分析结果。(本文来源于《上海交通大学》期刊2014-05-01）
江利,赵志宾[5]（2010）在《一个10位逐次逼近式ADC电路》一文中研究指出设计了一个10位的逐次逼近式模数转换器。用电阻和电容混合结构来实现模数转换器缩小芯片面积和减小系统复杂度。对模数转化器电路结构进行分析,给出了该模数转换器工作模型,并且设计了一种高速比较器的电路。芯片用0.5μm的CMOS混合信号工艺来仿真和流片,测试结果:在输入信号为200kHz时,信噪失真比62dB,动态范围72dB,有效位达到9.4bit。该逐次逼近式ADC电路已经成功用在消费电子产品中。(本文来源于《上海电气技术》期刊2010年04期）
高翔[6]（2010）在《逐次逼近式ADC的功耗与精度平衡设计研究》一文中研究指出集成电路设计已经进入片上系统SoC阶段,即在单个芯片上实现一个包含多个数字模块和模拟模块的系统集成。作为模拟信号和数字信号的转换接口,数据转换器成为SoC芯片中不可或缺的组成部分。进入新世纪以来便携式电子设备和新兴的生物医学传感器、无线传感器网络发展迅速,对A/D转换器的精度和功耗提出了更高的要求。而逐次逼近式A/D转换器因其具有结构简单、工艺兼容性高、功耗低、转换精度高等特点而越来越受到亲睐。低功耗,高精度的逐次逼近式A/D转换器设计也成为学术界研究的热点。本论文分别深入分析了采样开关工作状态中的非理想因素,电荷注入效应以及元件间失配对A/D转换器转换精度的影响和新型集成电路工艺条件下,电源电压不断降低的对A/D转换器中模拟模块信噪比、速度、摆率等性能的影响和在低供电电压下这些参数与功耗的关系,并着重分析了电源电压的降低对A/D转换器采样开关和运算放大器的性能的影响。基于以上理论分析,完成一款低压低功耗12位1MS/s的SAR A/D转换器的电路设计,并基于SMIC 0.18um CMOS工艺对电路进行了仿真。设计中采用本文首次提出的C-2C结构D/A转换器和应用失调输出存储技术的多级级联全差分结构比较器,有效降低了器件不匹配和电荷注入效应对A/D转换器转换精度的影响,提高了A/D转换器的转换精度。另外本文还介绍了几种新型的低功耗电容网络结构,并对其设计进行了对比分析。(本文来源于《西安电子科技大学》期刊2010-01-01）
裴晓敏[7]（2009）在《12-BIT逐次逼近式模数转换器的设计与优化》一文中研究指出实现一个12-bit转换精度的逐次逼近式模数转换器,内置DAC采用电阻电容混合的结构,比较器的设计是采用一个叁级级联的准差分的结构,芯片设计采用0.18um CMOS工艺,经HSPICE仿真结果证明该转换器是有效的.(本文来源于《襄樊学院学报》期刊2009年08期）
寇诗隆[8]（2009）在《天平原理解释逐次逼近式AD转换器》一文中研究指出逐次逼近式AD转换器在时钟脉冲同步下，控制逻辑先使ADC内部N位寄存器的最高位置1(其余位为0)，经内部DAC转换为模拟量Vs，与待转换的模拟输入信号Vin相比较，若Vin大于等于Vs，则比较器输出为1，并在时钟脉冲同步下，保留N位寄存器最高位为1，若V(本文来源于《电子报》期刊2009-07-26）
徐静平,陈娟娟,邓满珍,钟德刚[9]（2009）在《低功耗14/8bit逐次逼近式A/D转换器的设计》一文中研究指出设计了基于逐次逼近式架构的低功耗A/D转换器,该转换器有14/8 bit转换精度2种工作模式,其采样率分别为0~1×105/s和0~2×105/s.低功耗转换器基于0.18μm的互补金属氧化物半导体(CMOS)工艺完成版图设计,版图面积仅为0.64 mm×0.31 mm.转换器在最高性能下的积分非线性(INL)和微分非线性(DNL)最低有效位分别为0.38 LSB和0.33 LSB,电流消耗仅为2 mA.(本文来源于《华中科技大学学报(自然科学版)》期刊2009年03期）
江苏徐州技师学院机电系,李伟民[10]（2008）在《“曹冲称象”与逐次逼近式A/D转换器的工作原理》一文中研究指出逐次逼近式A／D转换器的工作原理是：在开始转换之前，将内部所有寄存器清零，开始转换以后，脉冲信号将寄存器最高位置。“1”，使其输出的数字为100000……(表示1后面有若干位0)，然后被送入到内(本文来源于《电子报》期刊2008-01-13）
逐次逼近式论文开题报告
（1）论文研究背景及目的
此处内容要求：
首先简单简介论文所研究问题的基本概念和背景，再而简单明了地指出论文所要研究解决的具体问题，并提出你的论文准备的观点或解决方法。
写法范例：
模数转换器已经成为现代电子系统中至关重要的模块,它将现实世界中连续的模拟信号转换为离散的数字信号,以便让数字信号处理系统可以高效地处理和分析数据。近年来,随着通信技术、云计算、大数据和医疗电子等技术的快速发展,模数转换器的需求越来越大,并且所需满足性能指标也越来越高。低功耗、低成本自始至终都是集成电路设计的热点和难点。本文围绕超低功耗、高精度逐次逼近式模数转换器中几个关键模块研究展开。包括电容式数模转换器失配校准、逐次逼近逻辑数字延迟的优化和低噪声比较器的设计等研究方向去进行,提出了或改进了用于逐次逼近式模数转换器中的降低功耗、提高精度和提升速度的技术手段。论文提出了一种新颖的电容式数模转换器失配数字域前台校准算法,并流片测试验证了该算法在低功耗、高精度逐次逼近式模数转换器中的有效性。主要工作和研究成果简述如下:论文在对现有逐次逼近式模数转换器中电容式数模转换器失配校准技术的分析与总结的基础之上,提出一种数字域前台校准算法。该算法结合冗余位电容和电容式数模转换器自身低位电容测量电容所对应的误差电压。在数字域,根据所测量的电容误差对权重进行校准。本文提出的算法具有无需使用额外电容式数模转换器和面积小的优点。针对高精度逐次逼近式模数转换器中功耗和噪声问题,采用了悬空电容式数模转换器架构。它使得逐次逼近式模数转换器的核心电源电压维持在正常电压的情况下,可以量化更大的输入信号电压范围,从而增加噪声裕度,降低整体功耗。对于本文中的设计,相比直接采用高电源电压供电方式,该架构能降低逐次逼近式模数转换器34.2%功耗。论文针对悬空电容式数模转换器带来的失调电压过大问题,提出了一种改进的悬空电容式数模转换器架构。针对高精度逐次逼近式模数转换器中电容式数模转换器的共模电压的功耗问题,提出了一种无共模电压驱动器技术。它利用电容式数模转换器本身以及电源得到共模电压,从而去掉共模电压电路,能够降低整体功耗6%。该技术可应用到悬空电容式数模转换器架构中。对此电容式数模转换器架构进一步分析,发现有额外的失调误差和增益误差的问题。针对这一问题,论文对所提出的校准算法做了改进。针对逐次逼近逻辑延迟的问题,研究了开窗式异步逐次逼近逻辑。在此基础之上,提出了一种改进的结构,避免了开窗式异步逐次逼近逻辑中由于锁存器失调电压带来的误判。此外,论文针对高精度逐次逼近式模数转换器中比较器的噪声、失调和功耗进行分析。在降低噪声的问题上,降低比较器预放大器带宽与提高跨导等效。最后,采用0.18μm CMOS工艺设计和实现了精度为16 bit、采样率为1 MS/s的逐次逼近式模数转换器,芯片面积约为1.58 mm×1.6 mm。流片测试结果显示:芯片功耗为6.75 mW。其静态参数DNL和INL分别为-0.86/+0.97 LSB和-1.74/+2.46 LSB。其动态性能为,当输入满摆幅的10 kHz信号时,SFDR达到94.33 dB,SNDR分别为86.16dB。FoM_S和FoM_W分别为164.9 dB和0.41 pJ/conv.-step。测试结果显示,在相近采样率的16 bit模数转换器中,该芯片处于国际上先进和国内领先的地位。
（2）本文研究方法
调查法：该方法是有目的、有系统的搜集有关研究对象的具体信息。
观察法：用自己的感官和辅助工具直接观察研究对象从而得到有关信息。
实验法：通过主支变革、控制研究对象来发现与确认事物间的因果关系。
文献研究法：通过调查文献来获得资料，从而全面的、正确的了解掌握研究方法。
实证研究法：依据现有的科学理论和实践的需要提出设计。
定性分析法：对研究对象进行“质”的方面的研究，这个方法需要计算的数据较少。
定量分析法：通过具体的数字，使人们对研究对象的认识进一步精确化。
跨学科研究法：运用多学科的理论、方法和成果从整体上对某一课题进行研究。
功能分析法：这是社会科学用来分析社会现象的一种方法，从某一功能出发研究多个方面的影响。
模拟法：通过创设一个与原型相似的模型来间接研究原型某种特性的一种形容方法。
逐次逼近式论文参考文献
[1].杨姝.14位逐次逼近式模数转换器设计[D].吉林大学.2018
[2].管锐.超低功耗16位逐次逼近式模数转换器的研究与实现[D].上海交通大学.2018
[3].张鸿,张牡丹,张杰,赵阳,张瑞智.用于植入式医疗装置的逐次逼近式模数转换器[J].西安交通大学学报.2015
[4].卢宇潇.髙速低功耗逐次逼近式ADC研究与实现[D].上海交通大学.2014
[5].江利,赵志宾.一个10位逐次逼近式ADC电路[J].上海电气技术.2010
[6].高翔.逐次逼近式ADC的功耗与精度平衡设计研究[D].西安电子科技大学.2010
[7].裴晓敏.12-BIT逐次逼近式模数转换器的设计与优化[J].襄樊学院学报.2009
[8].寇诗隆.天平原理解释逐次逼近式AD转换器[N].电子报.2009
[9].徐静平,陈娟娟,邓满珍,钟德刚.低功耗14/8bit逐次逼近式A/D转换器的设计[J].华中科技大学学报(自然科学版).2009
[10].江苏徐州技师学院机电系,李伟民.“曹冲称象”与逐次逼近式A/D转换器的工作原理[N].电子报.2008
标签：分段式逐次逼近型模数转换器; 异步时钟产生电路; 电容阵列;